那些与波形发生相关的重要DAC规格

今天我们就来分析下这些与波形发生相关的重要 dac 规格。
建立时间
假设 dac 由真实的宽带低阻抗信号源(参考电压和接地引脚)驱动，那么它会迅速建立。因此，乘法 dac 的压摆率和建立时间主要由运算放大器决定。决定运算放大器交流性能的规格包括其输入电容(必须保持最小)和 3 db 小信号带宽。注意，运算放大器的带宽之所以受限，是因为它必须驱动 dac 反馈电阻这一较大负载。例如，10 kω 的反馈电阻就是一个相当大的负载，它是决定电路配置带宽的主要极点。
图 1. 100 ns 建立时间
中间电平毛刺
对于 r-2r 结构，代码变化引起的主要毛刺出现在围绕中间电平发生 1 lsb 变化时。在一个 12 位系统中(如 dac ad5444)，中间电平变化是从 7ffh 至 800h 或从 800h 至 7ffh 的代码变化。如果毛刺很严重，可能会给电机 / 阀门 / 执行器控制应用带来不利影响。当乘法 dac 试图从 7ffh 变为 800h时，dac 的 msb 切换速度低于其它位的切换速度。因此，在 msb 切换至 1 前的几纳秒内，dac 看到的是 000h。图2 中的黄色曲线显示的就是这种情况 ;在 msb 切换并将 dac 输出拉回 800h 之前，输出朝 0 v 变化。
图 2. 中间电平毛刺
数字 sfdr
无杂散动态范围 (sfdr) 指 dac 的可用动态范围，超出此范围，杂散噪声就会干扰基波信号或使其失真。sfdr 衡量基波与 dc 至全奈奎斯特带宽(dac 采样速率的一半) 范围内的最大谐波或非谐波相关杂散的幅值之差。窄带 sfdr 衡量任意窗口范围内的 sfdr。理想正弦波的每个周期有无数个点。找元器件现货上唯样商城然而，用数字方式产生的正弦波受固定更新速率和 dac 分辨率的限制。每个周期的点数由下式给出：
其中：
n = 采样点数
clock = dac 的更新速率
fout = 所产生波形的输出频率
图3 所示为使用 12 位 ad5444 产生的更新速率为 1 mhz 的 20 khz 正弦波，每个周期有 50 个采样点。ad5444 的最大更新速率为 2.7 msps。若要产生采样点更多的波形，必须使用更快的更新速率。并行接口的 ad5445 提供 20 msps 的最大更新速率。
图3. 宽带 sfdr，fout = 20 khz，时钟 = 1 mhz