vcs学习笔记(常用选项/仿真流程/代码覆盖率/综合后仿真/图一乐技巧)
本节主要介绍：
vcs常用选项
vcs仿真流程
vcs代码覆盖率
vcs综合后仿真
图一乐技巧
vcs是编译型verilog仿真器，vcs先将verilog/systemverilog文件转化为c文件，在linux下编译生成的可执行文./simv即可得到仿真结果。
vcs编译后，生成可执行二进制文件simv：执行./simv进行仿真；
vcs常用选项 vcs -help ：列出所有vcs编译运行选项 -mupdate ：增量编译 -r：编译后立即执行仿真 -l：输出编译log的文件 -sverilog：支持systemverilog +v2k：支持2001 verilog标准 -f：指定包含文件列表的filelist -o：修改可执行文件simv文件名 -full64：支持64位模式下的编译仿真 -fsdb：dump fsdb波形 -ucli：在ucli命令行模式下执行simv -gui ：dve 界面运行 -work library：将设计库名称映射到接收vlogan输出的逻辑库名称work -v lib_flie：搜索指定lib库文件 -y lib_dir：搜索指定lib库路径 +libext+ext：搜索具有指定文件扩展名的文件，如+libext+.v +.sv +incdir+directory：搜索指定include文件路径 +define+macro：使用源代码中`ifdef所定义的宏或者define源代码中的宏 -parameters filename：将filename文件中指定的参数更改为此时指定的值 -timescale=1ns/1ns：设置仿真精度 -debug、debug_all、debug_pp:打开debug开关 vcs仿真流程 编写makefie脚本运行仿真：
makefie 执行下面编译仿真：
make vcsmake sim 1.dve图形界面打开 在编译时，使用 +vpdfile+filename 可以更改生成 vpd 文件的文件名，默认为vpdplus.vpd。
makefile中添加：
all_define = +define+dump_vpdvpd_name = +vpdfile+simv.vpd 仿真文件tb.v中添加：
`ifdef dump_vpdinitial begin $display(dump vpd wave!); $vcdpluson(); //$vcdpluson(0,tb); //记录tb及其所有子模块的波形。 //$vcdpluson(1,tb ）； //只记录tb层的波形 //$vcdpluson(2,tb ）； //记录tb层和tb下一层的波形end`endif 在仿真完成后，生成了simv.vpd 这个文件,这个文件记录了仿真过程中所有信号的波形，
可以使用dve打开：
dve -vpd simv.vpd & 选中所有信号 --> 右键add to waves --> new wave view
2.verdi图形界面打开 通常使用vcs生成fsdb格式的波形文件，将其导入另一个软件verdi查看波形，代替dve进行联合仿真;
vcs选项加上-fsdb，仿真文件tb.v中添加：
initial begin $display(dump fsdb wave!); $fsdbdumpfile(tb.fsdb); $fsdbdumpvars;end 仿真完成后执行下面命令打开verdi：
make verdi 推荐查看verdi实用技巧和fsdb实用技巧
代码覆盖率 在一个芯片验证的工程中，通常以代码覆盖率和功能覆盖率来体现验证是否完备;
功能覆盖率就是检查设计的功能是否完善，需要考虑很多不同的情况，是使用sv的重点内容。
代码覆盖率是检查代码是否存在冗余，检查所有的代码是否都已经执行，包括：行，状态机，翻转，条件，分支覆盖率等，这里只讨论代码覆盖率。
vcs在统计代码覆盖率的过程中，需要在编译和仿真命令上添加对应的开关选项，生成.vdb文件记录覆盖率情况。
再使用dve打开该文件进行查看覆盖率。
代码覆盖率选项 -cm ：打开对应类型覆盖率，例如 -cm cond+tgl+lin+fsm+path为统计所有覆盖率。 -cm_name：统计覆盖率文件名字。 -cm_dir：指定生成.vdb文件目录。 -cm_log+filename.log：记录仿真过程中log信息。 -cm_nocasedef: 在统计case语句的条件覆盖率时，不考虑default条件未达到的情况。 -cm_hier xxx.cfg：通过.cfg文件选择要查看覆盖率的模块或文件。 通过dve查看覆盖率（方法1） 仿真完成后执行下面命令dve -covdir *.vdb &打开dve查看覆盖率：
make dve_cov 代码覆盖到的为绿色，没有覆盖到的为红色:
通过urg查看覆盖率（方法2） 可以以文本格式或者网页格式显示覆盖率；
或者：
urg -dir *.vdb -report urgreport 进入urgreport目录，执行下面命令打开网页版，查看覆盖率报告
firefox *.html 综合后仿真 推荐查看综合与时序分析
推荐查看后仿及反标
vcs门级网表仿真 当rtl功能仿真通过之后，dc工具中进行逻辑综合，在逻辑综合完成之后，需要对综合生成的网表再进行仿真验证。
综合后包含电路的实际信息，如映射的门电路信息、寄生参数、.v的网表、sdf标准延时信息、sdc约束、工作条件等信息。
后仿选项 后仿不需要的选项 带时序的后仿，一定要注意仿真器是否关闭了notimingcheck和nospecify的选项。
如果有-nospecify，那么sdf中的时序信息就反标不到仿真模型中；
如果有-notimingcheck，那么后仿过程中就不检查时序违例，后仿就失去了意义。
后仿添加选项 +neg_tchk：若要使用负延时检查，在编译后仿时必须包含+neg_tchk选项。如果省略此选项，vcs将所有负延迟更改为0。 -negdelay：用于sdf文件中有负延迟，如果省略此选项，vcs将所有负延迟更改为0。 sdf_annotate反标 使用$sdf_annotate将sdf文件反标到网表中：
$sdf_annotate (sdf_file[, module_instance] [,sdf_configfile][,sdf_logfile][,mtm_spec] [,scale_factors][,scale_type]); 在tb中加载sdf文件，指定反标模块:
`ifdef gls_siminitial begin $sdf_annotate(../../netlist_sim/sdf/top.sdf,tb.u_top,,sdf.log,typical);end`endif 修改makefie脚本运行仿真：
lib_net_file指定的是基本的工艺库单元，因为网表文件netlist_top.v中包括综合后的由门电路和触发器等例化形成的verilog文件，所以需要基本的工艺库单元。
makefile rtl仿真和netlist仿真结果对比：
可以看到netlist仿真的输出信号存在一些毛刺及延迟，与理想的没有延迟信息的rtl仿真不同。
rtl仿真netlist仿真 图一乐技巧 display打印彩色字/背景 可在仿真中加入颜色显示case的情况，如：
红色：前景色31，背景色41：
$display(33[31;41m hello error!33[0m); 绿色：前景色32，背景色42：
$display(33[32;42m hello pass!33[0m); 黄色：前景色33，背景色43：
$display(33[33;43m hello warning!33[0m); 涉及的颜色：
涉及的颜色
原文标题：vcs实用技巧
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vcs常用选项
vcs仿真流程
vcs代码覆盖率
vcs综合后仿真
图一乐技巧
vcs是编译型verilog仿真器，vcs先将verilog/systemverilog文件转化为c文件，在linux下编译生成的可执行文./simv即可得到仿真结果。
vcs编译后，生成可执行二进制文件simv：执行./simv进行仿真；
vcs常用选项 vcs -help ：列出所有vcs编译运行选项 -mupdate ：增量编译 -r：编译后立即执行仿真 -l：输出编译log的文件 -sverilog：支持systemverilog +v2k：支持2001 verilog标准 -f：指定包含文件列表的filelist -o：修改可执行文件simv文件名 -full64：支持64位模式下的编译仿真 -fsdb：dump fsdb波形 -ucli：在ucli命令行模式下执行simv -gui ：dve 界面运行 -work library：将设计库名称映射到接收vlogan输出的逻辑库名称work -v lib_flie：搜索指定lib库文件 -y lib_dir：搜索指定lib库路径 +libext+ext：搜索具有指定文件扩展名的文件，如+libext+.v +.sv +incdir+directory：搜索指定include文件路径 +define+macro：使用源代码中`ifdef所定义的宏或者define源代码中的宏 -parameters filename：将filename文件中指定的参数更改为此时指定的值 -timescale=1ns/1ns：设置仿真精度 -debug、debug_all、debug_pp:打开debug开关 vcs仿真流程 编写makefie脚本运行仿真：
makefie 执行下面编译仿真：
make vcsmake sim 1.dve图形界面打开 在编译时，使用 +vpdfile+filename 可以更改生成 vpd 文件的文件名，默认为vpdplus.vpd。
makefile中添加：
all_define = +define+dump_vpdvpd_name = +vpdfile+simv.vpd 仿真文件tb.v中添加：
`ifdef dump_vpdinitial begin $display(dump vpd wave!); $vcdpluson(); //$vcdpluson(0,tb); //记录tb及其所有子模块的波形。 //$vcdpluson(1,tb ）； //只记录tb层的波形 //$vcdpluson(2,tb ）； //记录tb层和tb下一层的波形end`endif 在仿真完成后，生成了simv.vpd 这个文件,这个文件记录了仿真过程中所有信号的波形，
可以使用dve打开：
dve -vpd simv.vpd & 选中所有信号 --> 右键add to waves --> new wave view
2.verdi图形界面打开 通常使用vcs生成fsdb格式的波形文件，将其导入另一个软件verdi查看波形，代替dve进行联合仿真;
vcs选项加上-fsdb，仿真文件tb.v中添加：
initial begin $display(dump fsdb wave!); $fsdbdumpfile(tb.fsdb); $fsdbdumpvars;end 仿真完成后执行下面命令打开verdi：
make verdi 推荐查看verdi实用技巧和fsdb实用技巧
代码覆盖率 在一个芯片验证的工程中，通常以代码覆盖率和功能覆盖率来体现验证是否完备;
功能覆盖率就是检查设计的功能是否完善，需要考虑很多不同的情况，是使用sv的重点内容。
代码覆盖率是检查代码是否存在冗余，检查所有的代码是否都已经执行，包括：行，状态机，翻转，条件，分支覆盖率等，这里只讨论代码覆盖率。
vcs在统计代码覆盖率的过程中，需要在编译和仿真命令上添加对应的开关选项，生成.vdb文件记录覆盖率情况。
再使用dve打开该文件进行查看覆盖率。
代码覆盖率选项 -cm ：打开对应类型覆盖率，例如 -cm cond+tgl+lin+fsm+path为统计所有覆盖率。 -cm_name：统计覆盖率文件名字。 -cm_dir：指定生成.vdb文件目录。 -cm_log+filename.log：记录仿真过程中log信息。 -cm_nocasedef: 在统计case语句的条件覆盖率时，不考虑default条件未达到的情况。 -cm_hier xxx.cfg：通过.cfg文件选择要查看覆盖率的模块或文件。 通过dve查看覆盖率（方法1） 仿真完成后执行下面命令dve -covdir *.vdb &打开dve查看覆盖率：
make dve_cov 代码覆盖到的为绿色，没有覆盖到的为红色:
通过urg查看覆盖率（方法2） 可以以文本格式或者网页格式显示覆盖率；
或者：
urg -dir *.vdb -report urgreport 进入urgreport目录，执行下面命令打开网页版，查看覆盖率报告
firefox *.html 综合后仿真 推荐查看综合与时序分析
推荐查看后仿及反标
vcs门级网表仿真 当rtl功能仿真通过之后，dc工具中进行逻辑综合，在逻辑综合完成之后，需要对综合生成的网表再进行仿真验证。
综合后包含电路的实际信息，如映射的门电路信息、寄生参数、.v的网表、sdf标准延时信息、sdc约束、工作条件等信息。
后仿选项 后仿不需要的选项 带时序的后仿，一定要注意仿真器是否关闭了notimingcheck和nospecify的选项。
如果有-nospecify，那么sdf中的时序信息就反标不到仿真模型中；
如果有-notimingcheck，那么后仿过程中就不检查时序违例，后仿就失去了意义。
后仿添加选项 +neg_tchk：若要使用负延时检查，在编译后仿时必须包含+neg_tchk选项。如果省略此选项，vcs将所有负延迟更改为0。 -negdelay：用于sdf文件中有负延迟，如果省略此选项，vcs将所有负延迟更改为0。 sdf_annotate反标 使用$sdf_annotate将sdf文件反标到网表中：
$sdf_annotate (sdf_file[, module_instance] [,sdf_configfile][,sdf_logfile][,mtm_spec] [,scale_factors][,scale_type]); 在tb中加载sdf文件，指定反标模块:
`ifdef gls_siminitial begin $sdf_annotate(../../netlist_sim/sdf/top.sdf,tb.u_top,,sdf.log,typical);end`endif 修改makefie脚本运行仿真：
lib_net_file指定的是基本的工艺库单元，因为网表文件netlist_top.v中包括综合后的由门电路和触发器等例化形成的verilog文件，所以需要基本的工艺库单元。
makefile rtl仿真和netlist仿真结果对比：
可以看到netlist仿真的输出信号存在一些毛刺及延迟，与理想的没有延迟信息的rtl仿真不同。
rtl仿真netlist仿真 图一乐技巧 display打印彩色字/背景 可在仿真中加入颜色显示case的情况，如：
红色：前景色31，背景色41：
$display(33[31;41m hello error!33[0m); 绿色：前景色32，背景色42：
$display(33[32;42m hello pass!33[0m); 黄色：前景色33，背景色43：
$display(33[33;43m hello warning!33[0m); 涉及的颜色：
涉及的颜色
原文标题：vcs实用技巧
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