全加器逻辑电路图分析
全加器
全加器是一个能够完成一位（二进制）数相加的部件。我们先来看一下两个二进制数的加法运算是怎样进行的。两数相加，先从低开始，把对应位上的数相加，还可能有由较低位来的进位数。因此，除第一位外，每一位上参加运算的是三个数。所以，全加器应有三个输入端，分别对应着被加数、加数和较低位来的进位数。相加的结果，得到本位的和数以及向较高位的进位数，因此，全加器有两个输出端，一个对应着本位和数，另一个对应着向较高位的进位数。于是，全加器的逻辑框图如图19-18所示。
显然，本位和数h、本位向较高位的进位数j2，都是被加数a、加数b和由较低位来的进位数j1的函数，列表如表19-10所示。由此可得h和j2的逻辑表达式的析取范式为：
h= (a'∧b'∧j1)∨(a'∧b∧j'1)∨(a∧b'∧j'1)∨(a∧b∧j1)
j2= (a'∧b∧j1)∨(a∧b'∧j1)∨(a∧b∧j'1)∨(a∧b∧j1)
化简后得
h= (((a'∧b)∨(a∧b'))∧j'1)∨(((a'∨b)∧(a∨b')))∧j1)
= (h1∧j'1)∨(h'1∧j1)
其中
h1= (a'∧b)∨(a∧b')
而
j2= (a∧b)∨(h1∧j1)
为了用与门和非门电路构成全加器，将上式改写为
h1= ((a'∧b)'∧(a∧b')')'
h= ((h1∧j'1)'∧(h'1∧j1)')'
j2= ((a∧b)'∧(h1∧j1)')'
实现h1的开关电路如图19-19a所示；实现h的开关电路如图19-19b所示，它和图19-19a具有相同的结构，只是输入的变量不同；实现j2的开关电路如图19-19c所示。
图 19-19
把图19-19a、b、c所示的电路连接在一起，就构成一个完整的一位全加器电路，如图19-20所示。
如果是两个多位数相加，就要把多个全加器连接起来，构成加法器，图19-21是五位加法器的框图。
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显然，本位和数h、本位向较高位的进位数j2，都是被加数a、加数b和由较低位来的进位数j1的函数，列表如表19-10所示。由此可得h和j2的逻辑表达式的析取范式为：
h= (a'∧b'∧j1)∨(a'∧b∧j'1)∨(a∧b'∧j'1)∨(a∧b∧j1)
j2= (a'∧b∧j1)∨(a∧b'∧j1)∨(a∧b∧j'1)∨(a∧b∧j1)
化简后得
h= (((a'∧b)∨(a∧b'))∧j'1)∨(((a'∨b)∧(a∨b')))∧j1)
= (h1∧j'1)∨(h'1∧j1)
其中
h1= (a'∧b)∨(a∧b')
而
j2= (a∧b)∨(h1∧j1)
为了用与门和非门电路构成全加器，将上式改写为
h1= ((a'∧b)'∧(a∧b')')'
h= ((h1∧j'1)'∧(h'1∧j1)')'
j2= ((a∧b)'∧(h1∧j1)')'
实现h1的开关电路如图19-19a所示；实现h的开关电路如图19-19b所示，它和图19-19a具有相同的结构，只是输入的变量不同；实现j2的开关电路如图19-19c所示。
图 19-19
把图19-19a、b、c所示的电路连接在一起，就构成一个完整的一位全加器电路，如图19-20所示。
如果是两个多位数相加，就要把多个全加器连接起来，构成加法器，图19-21是五位加法器的框图。
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