DSPLL的原理介绍
dspll的原理
这项技术运用dps高速运算替代通常采用的分离器件搭建的锁相环滤波电路。由于不需要外接器件，单板的噪声对锁相环影响降低到最低。这项数字技术能够在温度，电压变化和外围mcu不同的情况下提供高度的稳定性和一致性。下图是dspll一个简单功能框图。
dsp运算处理phase detector的相差脉冲，产生一个数字频率控制字m来调制一个数字控制的时钟dco。数字分频器n1,n2,n3都有很大的范围，这样可以是在一个输入频率下，产生近似任意频率的输出。具有dspll技术的窄环路带宽产品(si5316, si5319, si5323, si5326, si5366, and si5368)提供超低的输出抖动和极强的抖动衰减性能。对于那些需要多路低抖动时钟频率转换的应用，宽环路带宽的产品(si5322, si5325, si5365, and si5367)是一种很好的选择。 dspll带来的优势 (1)极低的输出抖动0.3ps rms抖动。 (2)宽范围的输入频率和输出频率。 输入频率：2khz-710mhz 输出频率：2khz-1.4ghz 由于数字分频器都有很大的范围，才能保证宽范围的输入和输出频率。在搭建复杂的时钟系统的时候，特别是作为一个时钟平台，应用在各种场合，只需要改变软件和pin的管脚配置就可以完成，而竞争对手的芯片，就需要改变芯片的型号，重新进行设计。 (3)可调的环路带宽。60hz-8.4khz，采用dsp技术来做pll的低通滤波器，带来一个非常大的好处就是可以通过改变寄存器来调节环路带宽，适用于多种信号质量的环境。 (4)极低的相噪指标。 采用芯片内部集成滤波器，可以有效的降低来自单板的噪声干扰。
(5)集成度高，简化了锁相环的设计和布板 传统的锁相环芯片，需要客户自己来设计低通的滤波器，还要做好低通滤波器的emc 的防护措施,布板的时候也需要特别的注意。由于silicon labs pll外围基本上没有什么器件，仅有一个作为reference 的时钟输入。芯片的设计有dspllsim软件完成配置，布板没有强制性要求。
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