基于EV10AQ190的高速ADC接口设计
回顾：
今天看了这篇论文，感觉还挺有吸引力，就做了如下的笔记：
如下图，首先以单通道工作方式为例，回顾一下这款adc芯片的工作模式：
外部给该adc芯片提供一个时钟clk，频率为2.5ghz，通过内部时钟电路，2分频之后的时钟送到核a（adc a），相位翻转180°的二分频时钟送到核b（adc b），相位偏移90°的二分频时钟送到核c（adc c），相位偏移270°的二分频时钟送到核d（adc d）。四个adc核（a、b、c、d）同时工作（同时采样），工作频率相当于5ghz。
也可以根据论文上的描述：
从上面的分析大概也能明白了采样时钟的波形是什么样子的：
描述一下采样顺序就是adc a采样的数据为第1个，然后adc c 采样的数据为第2个， adc b采样的数据为第3个， adc d采样的数据为第4个，依次循环。
正如数据手册的描述：
为了简化定时器的目的，关于采样的端口的时间顺序是a c b d，因此输出端口的采样顺序如下：
a: n, n + 4, n + 8, n + 12…
c: n + 1, n + 5, n + 9…
b: n + 2, n + 6, n + 10…
d: n + 3, n + 7, n + 11…
画个表格更直观些：
回顾就到这里吧。
基于片同步技术的高速 adc 接口
片同步( chipsync) 是 xilinx 公司命名的一种同步技术，其本质是一种源同步技术，目的是为fpga 提供一个高速的源同步数据总线接口。它是xilinx 公司在 virtex － 4 及之后系列 fpga 上采用的一种技术，xilinx fpga 内部具有若干全局时钟缓冲器( bufg) 和区域时钟缓冲器( bufｒ) ，特别适合做源同步接口。fpga 片内每个 i/o 管脚中集成了一个 64 阶的可编程调节信号延迟的延时模块( iodelay) ，可精确控制信号延时实现采样时钟和数据相位的动态调整，从而确定信号采集的最佳采样点，实现高速 adc 接口的可靠、稳定工作。
上面说的4ghz的意思是adc等效的采样速率，这也就意味着外部输入时钟的频率为2ghz，如此数据同步时钟是外部时钟的1/4，也就是500mhz。等效采样速率为4ghz，那么每一个通道的采样速率就是1ghz，也就是1000mhz，那么ev10aq190的每一路输出数据速率为1000mbit/s，且由于该adc芯片的采样分辨率为10bit，也就是每个采样点数据为10bit。
4路1000mbit/s的输出数据经过fpga的接收后，经过fpga内部1:4串并转换后，每一路串行数据变成4路并行数据，那么4路数据串行数据变成16路并行数据，此时并行数据的速率为串行的1/4，也就是250mbit/s，这样速率就降低了，便于fpga内部处理并和低速的外部存储器相连。
高速adc
adc 与 fpga 数据接口
至于接下来的仿真等，我还实现不了。就记到这里吧，以后积累了经验在回头看。
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如下图，首先以单通道工作方式为例，回顾一下这款adc芯片的工作模式：
外部给该adc芯片提供一个时钟clk，频率为2.5ghz，通过内部时钟电路，2分频之后的时钟送到核a（adc a），相位翻转180°的二分频时钟送到核b（adc b），相位偏移90°的二分频时钟送到核c（adc c），相位偏移270°的二分频时钟送到核d（adc d）。四个adc核（a、b、c、d）同时工作（同时采样），工作频率相当于5ghz。
也可以根据论文上的描述：
从上面的分析大概也能明白了采样时钟的波形是什么样子的：
描述一下采样顺序就是adc a采样的数据为第1个，然后adc c 采样的数据为第2个， adc b采样的数据为第3个， adc d采样的数据为第4个，依次循环。
正如数据手册的描述：
为了简化定时器的目的，关于采样的端口的时间顺序是a c b d，因此输出端口的采样顺序如下：
a: n, n + 4, n + 8, n + 12…
c: n + 1, n + 5, n + 9…
b: n + 2, n + 6, n + 10…
d: n + 3, n + 7, n + 11…
画个表格更直观些：
回顾就到这里吧。
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片同步( chipsync) 是 xilinx 公司命名的一种同步技术，其本质是一种源同步技术，目的是为fpga 提供一个高速的源同步数据总线接口。它是xilinx 公司在 virtex － 4 及之后系列 fpga 上采用的一种技术，xilinx fpga 内部具有若干全局时钟缓冲器( bufg) 和区域时钟缓冲器( bufｒ) ，特别适合做源同步接口。fpga 片内每个 i/o 管脚中集成了一个 64 阶的可编程调节信号延迟的延时模块( iodelay) ，可精确控制信号延时实现采样时钟和数据相位的动态调整，从而确定信号采集的最佳采样点，实现高速 adc 接口的可靠、稳定工作。
上面说的4ghz的意思是adc等效的采样速率，这也就意味着外部输入时钟的频率为2ghz，如此数据同步时钟是外部时钟的1/4，也就是500mhz。等效采样速率为4ghz，那么每一个通道的采样速率就是1ghz，也就是1000mhz，那么ev10aq190的每一路输出数据速率为1000mbit/s，且由于该adc芯片的采样分辨率为10bit，也就是每个采样点数据为10bit。
4路1000mbit/s的输出数据经过fpga的接收后，经过fpga内部1:4串并转换后，每一路串行数据变成4路并行数据，那么4路数据串行数据变成16路并行数据，此时并行数据的速率为串行的1/4，也就是250mbit/s，这样速率就降低了，便于fpga内部处理并和低速的外部存储器相连。
高速adc
adc 与 fpga 数据接口
至于接下来的仿真等，我还实现不了。就记到这里吧，以后积累了经验在回头看。
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