将dv/dt从45V/ns降至5V/ns而不带来过长开/关延迟方案
本文重点而又全面地介绍了三种将dv/dt从45v/ns降至5v/ns而不带来过长开/关延迟时间的方法：使用外部栅漏电容器、对器件增加rc缓冲电路，以及使用jfet直接驱动。在每种情况下，都是在t0247-4l封装中采用了一个1，200v sic fet，且rdson为9mω，并在75a/800v下开关。在探索每种情形时，都是先使用sic fet的spice模块进行模拟，然后使用双脉冲电路实验测量打开和关闭时间，从而验证模拟结果。
使用外部cgd电容
在此方法中，外部cgd电容器cgdext置于半桥配置的高侧和低侧fet的栅极与漏极之间，参见图1。
图1：带外部cgd的栅极驱动，用于实现dv/dt控制。（来源：unitedsic）
对于sic fet，cgdext的计算值为68pf，而且在进行模拟时，电路中包含一个20nh的串联寄生电感（lpar）。在使用分立器件而且cgd电容器的连接位置尽可能靠近fet的真实情况下，该寄生电感可以小一些。如果使用fet模块，则电容器可能需要置于模块外，这表示寄生电感会接近20nh。
图2：使用68pf的外部cgd电容器和33ω的rg。左边为关闭期间的ids（蓝色）、vgs（橙色）和vds（绿色）值，实线为实验测量值，虚线为spice模拟值。右边为打开期间的值。请注意，本文全文都使用了上述追踪色约定。（来源：unitedsic）
图2说明了外部cgd电容器的spice模拟结果和实验结果。因为在开关期间，ids相对较低，估计为0.54a，所以外部电容器可以容许20nh寄生电感。当使用68pf电容器且rg介于10ω至33ω之间时，根据测量和计算，此方法的dv/dt介于25v/ns至5v/ns之间。参见图3。
图3：使用68pf外部电容器时，在实验和spice模块模拟情况下，依rg而定的dv/dt图。（来源：unitedsic）
结果表明，当使用fet模块，将cgd置于电路板上，且接受一定的寄生电感时，适合使用这种方法来降低dv/dt。
跨各fet使用rc缓冲电路
另一种控制dv/dt的方法是跨高侧和低侧fet的漏极和源极连接一个rc缓冲电路。参见图4。
图4：跨高侧和低侧fet并联的缓冲电路的示意图。（来源：unitedsic）
在这个示例中，如同外部栅漏电容器一样，电路中添加了一个20nh寄生电感，它与电容器（csnubber）和电阻（rsnubber）串联。当使用分立fet时，rc元件可以尽量靠近fet，理想的情况是直接与引脚连接，届时，寄生电感可以达到最小值。实验缓冲电路采用了一个5.6nf的电容器和一个0.5ω电阻。spice模拟和实验结果均表明，这种方法可以将dv/dt从50v/ns降低至5v/ns。参见图5和图6。
图5：跨各fet的漏源使用rc缓冲电路。实验值以实线表示，spice模拟值以虚线表示。该测试在75a/800v栅极驱动下采用5.6nf电容器和0.5ω电阻执行。左边为关闭波形，右边为打开波形。（来源：unitedsic）
图6：使用rc缓冲电路时，实验值和模拟值的dv/dt图。（来源：unitedsic）
由于电容值较低，增加缓冲电路带来的开关损耗非常小，在10khz开关频率下仅仅约2w。相对较高的模拟寄生电感值（20nh）表明，rc缓冲电路的布置可能位于fet模块外，它可将dv/dt降低90%。
jfet直接驱动法
最后一种降低dv/dt的方法是使用直接驱动的jfet布置，参见图7。在这种电路中，启动时即打开si mos器件，且jfet栅极电压介于-15v至0v之间。
图7：直接驱动的jfet布置。（来源：unitedsic）
这需要pwm栅极驱动信号和启用信号，但是要维持常关状态。高侧jfet栅极电压为-15v，以保证在开关瞬态期间，它为关闭状态。同样，使用实验设置进行测量，并用spice模块进行电路模拟。结果请参见图8和图9。由于sic jfet的crss（cgd）大，一个4.7ω的小rg就足以将dv/dt降低至5v/ns。
图8：使用jfet直接驱动法。实验值以实线表示，spice模拟值以虚线表示。左侧为关闭波形，右侧为打开波形。采用75a/800v电路，rg为4.7ω。（来源：unitedsic）
图9：采用jfet直接驱动法的dv/dt图，显示了实验波形和spice波形。（来源：unitedsic）
表1：三种dv/dt降低法的spice模拟性能摘要。（来源：unitedsic）
结论
表1重点介绍了在75a/800v电路中降低dv/dt的三种不同方法的spice模拟预测值摘要。在三种方法中，jfet直接驱动法的能耗最低。不过，直接驱动法需要-15v驱动信号和启用信号，增加了元件数和电路复杂性。外部cgd电容器法和rc缓冲电路法的开关损耗略高，但是不需要到jfet栅极的通路。如使用分立fet，则这两种方法都可以在电路板上轻松实现。标准unitedsic fet不提供到jfet栅极的通路，但是采用to247-4l封装的新双栅极产品已经在开发中。这种方法还适合与添加了jfet栅极引脚的模块配合使用。在所有情况下，spice模拟中都计入了20nh寄生电感的影响，结果证明，一定量的电感不会影响dv/dt的降低。
rc缓冲电路法的突出特点是无法分别控制打开和关闭dv/dt，参见表1。然而，由于rgon和rgoff电阻分离，cgd法和jfet直接驱动法可以分别控制这二者。
本文展示了三种显著降低dv/dt的方法。鉴于unitedsic fet的低导电损耗和短路条件下的稳健特性，采用unitedsic fet能让这三种方法成为电动机驱动开发中高效且可靠的选择。
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使用外部cgd电容
在此方法中，外部cgd电容器cgdext置于半桥配置的高侧和低侧fet的栅极与漏极之间，参见图1。
图1：带外部cgd的栅极驱动，用于实现dv/dt控制。（来源：unitedsic）
对于sic fet，cgdext的计算值为68pf，而且在进行模拟时，电路中包含一个20nh的串联寄生电感（lpar）。在使用分立器件而且cgd电容器的连接位置尽可能靠近fet的真实情况下，该寄生电感可以小一些。如果使用fet模块，则电容器可能需要置于模块外，这表示寄生电感会接近20nh。
图2：使用68pf的外部cgd电容器和33ω的rg。左边为关闭期间的ids（蓝色）、vgs（橙色）和vds（绿色）值，实线为实验测量值，虚线为spice模拟值。右边为打开期间的值。请注意，本文全文都使用了上述追踪色约定。（来源：unitedsic）
图2说明了外部cgd电容器的spice模拟结果和实验结果。因为在开关期间，ids相对较低，估计为0.54a，所以外部电容器可以容许20nh寄生电感。当使用68pf电容器且rg介于10ω至33ω之间时，根据测量和计算，此方法的dv/dt介于25v/ns至5v/ns之间。参见图3。
图3：使用68pf外部电容器时，在实验和spice模块模拟情况下，依rg而定的dv/dt图。（来源：unitedsic）
结果表明，当使用fet模块，将cgd置于电路板上，且接受一定的寄生电感时，适合使用这种方法来降低dv/dt。
跨各fet使用rc缓冲电路
另一种控制dv/dt的方法是跨高侧和低侧fet的漏极和源极连接一个rc缓冲电路。参见图4。
图4：跨高侧和低侧fet并联的缓冲电路的示意图。（来源：unitedsic）
在这个示例中，如同外部栅漏电容器一样，电路中添加了一个20nh寄生电感，它与电容器（csnubber）和电阻（rsnubber）串联。当使用分立fet时，rc元件可以尽量靠近fet，理想的情况是直接与引脚连接，届时，寄生电感可以达到最小值。实验缓冲电路采用了一个5.6nf的电容器和一个0.5ω电阻。spice模拟和实验结果均表明，这种方法可以将dv/dt从50v/ns降低至5v/ns。参见图5和图6。
图5：跨各fet的漏源使用rc缓冲电路。实验值以实线表示，spice模拟值以虚线表示。该测试在75a/800v栅极驱动下采用5.6nf电容器和0.5ω电阻执行。左边为关闭波形，右边为打开波形。（来源：unitedsic）
图6：使用rc缓冲电路时，实验值和模拟值的dv/dt图。（来源：unitedsic）
由于电容值较低，增加缓冲电路带来的开关损耗非常小，在10khz开关频率下仅仅约2w。相对较高的模拟寄生电感值（20nh）表明，rc缓冲电路的布置可能位于fet模块外，它可将dv/dt降低90%。
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最后一种降低dv/dt的方法是使用直接驱动的jfet布置，参见图7。在这种电路中，启动时即打开si mos器件，且jfet栅极电压介于-15v至0v之间。
图7：直接驱动的jfet布置。（来源：unitedsic）
这需要pwm栅极驱动信号和启用信号，但是要维持常关状态。高侧jfet栅极电压为-15v，以保证在开关瞬态期间，它为关闭状态。同样，使用实验设置进行测量，并用spice模块进行电路模拟。结果请参见图8和图9。由于sic jfet的crss（cgd）大，一个4.7ω的小rg就足以将dv/dt降低至5v/ns。
图8：使用jfet直接驱动法。实验值以实线表示，spice模拟值以虚线表示。左侧为关闭波形，右侧为打开波形。采用75a/800v电路，rg为4.7ω。（来源：unitedsic）
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