SPI编程时，如何理解时钟相位和时钟极性
spi是单片机外设电路中常用的一种通讯方式，适用于近距离通信，通常用于芯片间的通讯，有四根线。在spi通讯中总线时钟和总线相位也两个比较重要的概念，一般在使用spi通信时都使用默认设置，所以容易把这两个参数忽略。和大家分享一下spi通讯、时钟极性以及时钟相位的基础知识。 什么是spi通讯总线 spi总线的英文全称为s“serial periphral interface”，意思是串行外设接口，由于通讯距离比较短，适用于芯片级别的短距离通讯。spi的通讯分为主机和从机，属于高速全双工的总线通讯方式，spi有四根线，分别为：
miso:主设备输入与从设备输出线；
mosi:主设备输出与从设备输入线；
sck:串行同步时钟信号线；
ss:从机片选信号线，也用cs来表示。
spi总线的主机和从机的系统连接图如下图所示。
spi总线时钟的极性含义解释 spi的时钟极性用cpol来表示。spi总线通讯的时基基准是时钟信号线sck，sck既有高电平，又有低电平，spi的时钟极性用来表示时钟信号在空闲时是高电平还是低电平。情况说明如下：
当cpol=0：sck信号线在空闲时为低电平；
当cpol=1：sck信号线在空闲时为高电平；
spi总线时钟的相位含义解释
时钟的相位用cpha来表示，用来决定何时进行信号采样，在第一个跳变沿还是第二个跳变沿，至于是上升沿还是下降沿则由cpol相位极性来表示。下面分两种情况来介绍。如下图所示。
上图表示cpha=1时的情形，即在sck时钟的第二个边沿进行数据的采样，至于是上升沿采样还是下降沿采样取决于时钟极性cpol的值。如果cpha=1,cpol=1，则在sck时钟的第二个边沿为上升沿时进行数据采样。如果cpha=1,cpol=0，则在sck时钟的第二个边沿为下降沿时进行数据采样。 cpha=0时的情形如下图所示。
上图表示cpha=0时的情形，即在sck时钟的第一个边沿进行数据的采样，至于是上升沿采样还是下降沿采样取决于时钟极性cpol的值。如果cpha=0,cpol=1，则在sck时钟的第一个边沿为下降沿时进行数据采样。如果cpha=0,cpol=0，则在sck时钟的第一个边沿为上升沿时进行数据采样。 总结一下，spi的时钟极性决定了sck在空闲时是低电平还是高电平；而相位极性则决定了在第一个边沿还是第二个边沿进行数据采样。spi的时钟极性cpol和相位极性cpha是相互影响相互决定的，以上概念可能很绕口难以理解，但是对spi进行一次编程之后，所有的内容都好理解了。
原文标题：spi编程时，时钟相位(cpha)和时钟极性(cpol)怎么理解？
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sck:串行同步时钟信号线；
ss:从机片选信号线，也用cs来表示。
spi总线的主机和从机的系统连接图如下图所示。
spi总线时钟的极性含义解释 spi的时钟极性用cpol来表示。spi总线通讯的时基基准是时钟信号线sck，sck既有高电平，又有低电平，spi的时钟极性用来表示时钟信号在空闲时是高电平还是低电平。情况说明如下：
当cpol=0：sck信号线在空闲时为低电平；
当cpol=1：sck信号线在空闲时为高电平；
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时钟的相位用cpha来表示，用来决定何时进行信号采样，在第一个跳变沿还是第二个跳变沿，至于是上升沿还是下降沿则由cpol相位极性来表示。下面分两种情况来介绍。如下图所示。
上图表示cpha=1时的情形，即在sck时钟的第二个边沿进行数据的采样，至于是上升沿采样还是下降沿采样取决于时钟极性cpol的值。如果cpha=1,cpol=1，则在sck时钟的第二个边沿为上升沿时进行数据采样。如果cpha=1,cpol=0，则在sck时钟的第二个边沿为下降沿时进行数据采样。 cpha=0时的情形如下图所示。
上图表示cpha=0时的情形，即在sck时钟的第一个边沿进行数据的采样，至于是上升沿采样还是下降沿采样取决于时钟极性cpol的值。如果cpha=0,cpol=1，则在sck时钟的第一个边沿为下降沿时进行数据采样。如果cpha=0,cpol=0，则在sck时钟的第一个边沿为上升沿时进行数据采样。 总结一下，spi的时钟极性决定了sck在空闲时是低电平还是高电平；而相位极性则决定了在第一个边沿还是第二个边沿进行数据采样。spi的时钟极性cpol和相位极性cpha是相互影响相互决定的，以上概念可能很绕口难以理解，但是对spi进行一次编程之后，所有的内容都好理解了。
原文标题：spi编程时，时钟相位(cpha)和时钟极性(cpol)怎么理解？
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