时序分析基本概念介绍—Timing Arc
今天我们要介绍的时序基本概念是 timing arc ，中文名时序弧。这是timing计算最基本的组成元素，在昨天的lib库介绍中，大部分时序信息都以timing arc呈现。如果两个pin之间在timing上存在因果关系，我们就把这种时序关系称为timing arc，主要分为定义时序延迟，和定义时序检查两种。为啥叫它时序弧？因为时序图中经常用一条弧形线段来表示它。如下图所示：cell的timing arc定义在lib中，net之间没有timing arc, 它的delay则有rc参数计算而出。
时序延迟的timing arc ：有以下几种
combinational timing arc
edge timing arc
preset and clear timing arc
three state enable & disable timing arc
时序检查的timing arc ：有以下几种
setup timing arc
hold timing arc
recovery timing arc
removal timing arc
width timing arc
首先看 combinational timing arc ，combinational timing arc 是最基本的timing arc。timing arc 如果不特别指明的话，就是属于此类。如下图所示，定义了从特定输入到特定输出（a到z）的延迟时间。
combinational timing arc 的sense有三种，分别是 inverting （或 negative unate）， non-inverting （或 positive unate）以及 non-unate 。当timing arc 相关之特定输出（下图z）信号变化方向和特定输入（下图a）信号变化方向相反（如输入由0变1，输出由1变0），则此timing arc 为inverting sense。
反之，输出输入信号变化方向一致的话，则此timing arc 为non-inverting sense。当特定输出无法由特定输入单独决定时，此timing arc 为non-unate。
其它的timing arc 说明如下。
setup timing arc ：定义时序组件（sequential cell，如flip-flop、latch 等）所需的setup time，依据clock上升或下降分为2类（图五）。
hold timing arc ：定义时序组件所需的 hold time，依据clock 上升或下降分为2类（图六）。
edge timing arc ：定义时序组件clock active edge 到数据输出的延迟时间，依据clock上升或下降分为2类（图七）。
preset and clear timing arc ：定义时序组件清除信号（preset或clear发生后，数据被清除的速度，依据清除信号上升或下降及是preset或clear分为4类（图八）。这个timing arc 通常会被取消掉，因为它会造成信号路径产生回路，这对sta而言是不允许的。
recovery timing arc ：定义时序组件clock active edge 之前，清除信号不准启动的时间，依据clock上升或下降分为2类（图九）。
removal timing arc ：定义序向组件clock active edge 之后，清除信号不准启动的时间，依据clock上升或下降分为2类（图十）。
three state enable & disable timing arc ：定义 tri-state 组件致能信号（enable）到输出的延迟时间，依据enable或disable分为2类。（图十一）
width timing arc ：定义信号需维持稳定的最短时间，依据信号维持在0或1的位准分为2类。（图十二）
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removal timing arc
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首先看 combinational timing arc ，combinational timing arc 是最基本的timing arc。timing arc 如果不特别指明的话，就是属于此类。如下图所示，定义了从特定输入到特定输出（a到z）的延迟时间。
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反之，输出输入信号变化方向一致的话，则此timing arc 为non-inverting sense。当特定输出无法由特定输入单独决定时，此timing arc 为non-unate。
其它的timing arc 说明如下。
setup timing arc ：定义时序组件（sequential cell，如flip-flop、latch 等）所需的setup time，依据clock上升或下降分为2类（图五）。
hold timing arc ：定义时序组件所需的 hold time，依据clock 上升或下降分为2类（图六）。
edge timing arc ：定义时序组件clock active edge 到数据输出的延迟时间，依据clock上升或下降分为2类（图七）。
preset and clear timing arc ：定义时序组件清除信号（preset或clear发生后，数据被清除的速度，依据清除信号上升或下降及是preset或clear分为4类（图八）。这个timing arc 通常会被取消掉，因为它会造成信号路径产生回路，这对sta而言是不允许的。
recovery timing arc ：定义时序组件clock active edge 之前，清除信号不准启动的时间，依据clock上升或下降分为2类（图九）。
removal timing arc ：定义序向组件clock active edge 之后，清除信号不准启动的时间，依据clock上升或下降分为2类（图十）。
three state enable & disable timing arc ：定义 tri-state 组件致能信号（enable）到输出的延迟时间，依据enable或disable分为2类。（图十一）
width timing arc ：定义信号需维持稳定的最短时间，依据信号维持在0或1的位准分为2类。（图十二）
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