基于FPGA的数字滤波器的设计与实现
基于fpga的数字滤波器的设计与实现
在信息信号处理过程中,如对信号的过滤、检测、预测等,都要使用到滤波器,数字滤波器是数字信号处理中使用最广泛的一种方法,常用的数字滤波器有无限长单位脉冲响应（iir）滤波器和有限长单位脉冲响应（fir）滤波器两种[1]。对于应用设计者,由于开发速度和效率的要求很高,短期内不可能全面了解数字滤波器相关的优化技术,需要花费很大的精力才能使设计出的滤波器在速度、资源利用、性能上趋于较优。而采用调试好的ip核需要向altera公司购买。本文采用了一种基于dsp builder的fpga设计方法,以一个低通的16阶fir滤波器的实现为例,通过生成的滤波器顶层模块文件与a/d模块文件设计,在联星科技的nc-eda-2000c实验箱上验证了利用该方法设计的数字滤波器电路工作正确可靠,能满足设计要求。
1 fir滤波器的参数设计
1.1 设计要求
数字滤波器实际上是一个采用有限精度算法实现的线性非时变离散系统,它的设计步骤为先根据需要确定其性能指标,设计一个系统函数h（z）逼近所需要的技术指标,最后采用有限精度算法实现。本系统的设计指标为：设计一个16阶的低通fir滤波器,对模拟信号的采样频率fs为48khz,要求信号的截止频率fc=10.8khz,输入序列为宽为9位（最宽位为符号位）。
1.2 fir滤波器的参数选取
设计频率选择性数字滤波器时,通常希望能有近似恒定的频响幅度,并尽量减小通带内的相位失真,斜率为整数的线性相位对应于时域中简单的延时,他在频域中可将相位失真降低到最小的程度[2],用matlab提供的滤波器设计的专门工具箱--fdatool仿真设计滤波器,满足要求的fir滤波器幅频特性,如图1所示。
2 数字滤波器的dsp builder设计
2.1 dsp builder介绍
dsp builer是altera推出的一个数字信号处理（dsp）开发工具,他在quartus ii fpga设计环境中集成了mathworks的matlab和simulink dsp开发软件[3]。对dsp builder而言,包括dsp系统的建模,系统级仿真、设计模型向vhdl硬件描述语言代码的转换、rtl（register transfer level,逻辑综合）级功能仿真测试、编译适配和布局布线、时序实时仿真直至对dsp目标器件的编程配置,整个开发流程几乎可以在顶层的开发工具matlab/simulink同一环境中完成。
2.2 fir 滤波器算法模型建立
根据fir滤波器原理,可以利用fpga来实现fir滤波电路,dsp builder设计流程的第一步是在matlab/simulink中进行设计输入,即matlab的simulink环境中建立一个mdl模型文件,用图形方式调用altera dsp builder和其他的simulink库中的图形模块,构成系统级或算法级设计框图（或称simulink建模）。
2.3 基于dsp builder的系统级仿真
输入信号采用频率分别为f1=8khz和f2=16khz的两个正弦信号进行叠加,其中的仿真波形如图2所示,从fir滤波电路的仿真结果看出,输入信号通过滤波器后输出基本上变成单频率的正弦信号,至此完成了模型仿真。
3 基于 fpga的数字滤波器的实现
3.1 运用modelsim进行功能仿真
在dsp builder中进行的仿真是属于系统验证性质的,是对mdl文件进行的仿真,并没有对生成的vhdl代码进行过仿真。事实上,生成vhdl描述是rtl级的,是针对具体的硬件结构的,这两者之间有可能存在软件理解上的差异,转换后的vhdl代码实现可能与mdl模型描述的情况不完全相符,这就需要针对生成的rtl级vhdl代码进行功能仿真。
我们利用modelsim来对生成的vhdl代码进行功能仿真。设置输入输出信号均为模拟形式,出现如图3所示的仿真波形,可以看到这与simulink里的仿真结果基本一致。即可在quartus ii环境下的硬件设计[4]。
3.2 在fpga器件中实现fir滤波器
用fpga实现的数字滤波器处理的是数字信号,在实际应用中,首先就要用a/d转化器对模拟信号进行采样与量化。传统的方法多数是用cpu或单片机完成的,缺点是控制周期长,速度慢。而利用同步时序状态机来控制a/d采样是一种既简单可靠,又能显著提高采样周期的行之有效的方法。
在quartus ii环境通过vhdl语言按要求设计该状态机并转换为.bsf文件;打开dsp builder建立的quartus ii项目文件fir.qpf及fir.vhd并转换为相应的.bsf文件,由此可以得到对应设计的模块,如图4所示,调用这两个模块建立新的顶层原理图文件,在软件环境里通过时序仿真,指定器件管脚、进行编译、最后下载到实验箱的ep1k10tc100-3器件中。
4 结语
用信号发生器产生所要求的两个不同频率的正弦信号,就可以示波器上看到滤波以后的结果,需要设计不同的滤波电路时,仅修改滤波器模型文件就可以实现。可见在利用fpga进行数字滤波器的开发时,采用dsp builder作为设计工具能快捷、可靠地设计实用滤波系统。
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1 fir滤波器的参数设计
1.1 设计要求
数字滤波器实际上是一个采用有限精度算法实现的线性非时变离散系统,它的设计步骤为先根据需要确定其性能指标,设计一个系统函数h（z）逼近所需要的技术指标,最后采用有限精度算法实现。本系统的设计指标为：设计一个16阶的低通fir滤波器,对模拟信号的采样频率fs为48khz,要求信号的截止频率fc=10.8khz,输入序列为宽为9位（最宽位为符号位）。
1.2 fir滤波器的参数选取
设计频率选择性数字滤波器时,通常希望能有近似恒定的频响幅度,并尽量减小通带内的相位失真,斜率为整数的线性相位对应于时域中简单的延时,他在频域中可将相位失真降低到最小的程度[2],用matlab提供的滤波器设计的专门工具箱--fdatool仿真设计滤波器,满足要求的fir滤波器幅频特性,如图1所示。
2 数字滤波器的dsp builder设计
2.1 dsp builder介绍
dsp builer是altera推出的一个数字信号处理（dsp）开发工具,他在quartus ii fpga设计环境中集成了mathworks的matlab和simulink dsp开发软件[3]。对dsp builder而言,包括dsp系统的建模,系统级仿真、设计模型向vhdl硬件描述语言代码的转换、rtl（register transfer level,逻辑综合）级功能仿真测试、编译适配和布局布线、时序实时仿真直至对dsp目标器件的编程配置,整个开发流程几乎可以在顶层的开发工具matlab/simulink同一环境中完成。
2.2 fir 滤波器算法模型建立
根据fir滤波器原理,可以利用fpga来实现fir滤波电路,dsp builder设计流程的第一步是在matlab/simulink中进行设计输入,即matlab的simulink环境中建立一个mdl模型文件,用图形方式调用altera dsp builder和其他的simulink库中的图形模块,构成系统级或算法级设计框图（或称simulink建模）。
2.3 基于dsp builder的系统级仿真
输入信号采用频率分别为f1=8khz和f2=16khz的两个正弦信号进行叠加,其中的仿真波形如图2所示,从fir滤波电路的仿真结果看出,输入信号通过滤波器后输出基本上变成单频率的正弦信号,至此完成了模型仿真。
3 基于 fpga的数字滤波器的实现
3.1 运用modelsim进行功能仿真
在dsp builder中进行的仿真是属于系统验证性质的,是对mdl文件进行的仿真,并没有对生成的vhdl代码进行过仿真。事实上,生成vhdl描述是rtl级的,是针对具体的硬件结构的,这两者之间有可能存在软件理解上的差异,转换后的vhdl代码实现可能与mdl模型描述的情况不完全相符,这就需要针对生成的rtl级vhdl代码进行功能仿真。
我们利用modelsim来对生成的vhdl代码进行功能仿真。设置输入输出信号均为模拟形式,出现如图3所示的仿真波形,可以看到这与simulink里的仿真结果基本一致。即可在quartus ii环境下的硬件设计[4]。
3.2 在fpga器件中实现fir滤波器
用fpga实现的数字滤波器处理的是数字信号,在实际应用中,首先就要用a/d转化器对模拟信号进行采样与量化。传统的方法多数是用cpu或单片机完成的,缺点是控制周期长,速度慢。而利用同步时序状态机来控制a/d采样是一种既简单可靠,又能显著提高采样周期的行之有效的方法。
在quartus ii环境通过vhdl语言按要求设计该状态机并转换为.bsf文件;打开dsp builder建立的quartus ii项目文件fir.qpf及fir.vhd并转换为相应的.bsf文件,由此可以得到对应设计的模块,如图4所示,调用这两个模块建立新的顶层原理图文件,在软件环境里通过时序仿真,指定器件管脚、进行编译、最后下载到实验箱的ep1k10tc100-3器件中。
4 结语
用信号发生器产生所要求的两个不同频率的正弦信号,就可以示波器上看到滤波以后的结果,需要设计不同的滤波电路时,仅修改滤波器模型文件就可以实现。可见在利用fpga进行数字滤波器的开发时,采用dsp builder作为设计工具能快捷、可靠地设计实用滤波系统。
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