IC攻城狮求职宝典 02 2018年IC设计企业 笔试题 02 汇顶
1. 下面关于pll电路表述正确的是：
a. pll属于模拟电路，无法用全数字电路实现
b. pll相对于参考时钟，可以输出分频、倍频、分数频的时钟
c. pll输入的参考时钟jitter，在pll输出是会变大，也有可能变小
d. pll的jitter值等于同步数字电路中clock uncertainty的设定值
解析：jitter在线路传输过程中也会被改变。
2. 如图所示时序路径示意图，椭圆表示组合逻辑，ff1/ff2表示寄存器，a表示数据输入端口，clk表示时钟输入端口，z表示数据输出端口，下图选项描述正确的是：
a. 只要在端口clk上创建时钟，即可约束a->z之间的组合逻辑的延时
b. 只要在端口z上设置输出延时，即可约束ff2 -> z之间的组合逻辑的延时
c. 只要在端口clk上创建时钟，即可约束ff1->ff2之间的组合逻辑的延时
d. 只要在端口a上设置输入延时，即可约束a->ff1之间的组合逻辑的延时
解析：
如上图所示，共有四条时序路径。
1：从输入端口a到ff1的d端；
要满足的时序要求为（其中tsetup为寄存器建立时间要求）：
tclk - tin_delay - t1 - tsetup > 0;
故只要有了tclk ,tin_delay的的信息，eda工具便可以完成对t1（a->ff1之间的组合逻辑的延时）的约束。
2：从ff1的clk端到ff2的d端；
要满足的时序要求为（tcq（寄存器输出延时），tsetup（建立时间要求））：
tclk - tcq - t2 - tsetup > 0;
故只要有了tclk的信息，eda便可以根据上面的要求去约束t2（ff1->ff2之间的组合逻辑的延时）。
3：从ff2的clk端到输出端口z；
要满足的时序要求为：
tclk - tcq - t3 - to_delay - tsetup > 0;
其中tcq（寄存器输出延时），tsetup（为z端口后面寄存器的建立时间要求）为工艺库有的信息，因此只要有了tclk，to_delay（输出端口延时），eda就可以去约束t3（ff2 -> z之间的组合逻辑的延时）。
4：从输入端口a到输出端口z。
对于a至z之间的组合逻辑f的延时的约束。可以看到，a到z端两边有寄存器。对于时序约束条件如下：
tclk - tin_delay -tf - to_delay - tsetup > 0;
如果只是建立了clk，也就只是有了tclk。而没有设置端口z端的输出延时to_delay ,以及输入端口a端的延时tin_delay故因此eda不能完成对tf的约束。
3. 一个线性反馈移位寄存器（lsfr）的特征多项式为f(x)=x4+x+1,初始态为全1，则以下哪些描述是正确的？
a. 输出的m-序列为11100101
b. 该lfsr包含四个寄存器
c. 寄存器的状态不会出现全零
d. 该lfsr能够产生的不重复序列最长为15位
解析：lsfr如下，由n个d触发器和若干个异或门组成的。
多项式中的指数代表从左至右的抽头位。第一个和最后一个比特一般相应的是输入和输出位。故对于多项式f(x)=x4+x+1对应的电路如下：最开始第一个寄存器初始值为1。
故四个寄存器的输出随时钟节拍为：
1000 -> 1100 -> 1110 -> 1111 -> 0111 -> 1011 -> 0101 -> 1010 -> 1101 -> 0110 -> 0011 -> 1001 -> 0100 -> 0010 -> 0001 -> 1000。
故输出的序列为 0001111010110010。
4. 以下关于验证的描述，正确的是
a． 验证平台使用checker检测dut的行为，只有知道dut的输入输出信号变化之后，才能根据这些信号变化来判定dut的行为是否正确
b． systemverilog区别于verilog的一个重要特征是其具有面向对象语言的特性：封装、继承和多态
c． uvm是synopsys、cadence、mentor等eda厂商联合发布的验证平台
d． verilog，systemverilog, systemc, uvm 都是验证常用的硬件语言
解析：（1）checker是根据当前的输入值去判断输出值的正确性。（2）uvm由mentor发布。（3）uvm不是语言，而是一套验证系统。
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d. pll的jitter值等于同步数字电路中clock uncertainty的设定值
解析：jitter在线路传输过程中也会被改变。
2. 如图所示时序路径示意图，椭圆表示组合逻辑，ff1/ff2表示寄存器，a表示数据输入端口，clk表示时钟输入端口，z表示数据输出端口，下图选项描述正确的是：
a. 只要在端口clk上创建时钟，即可约束a->z之间的组合逻辑的延时
b. 只要在端口z上设置输出延时，即可约束ff2 -> z之间的组合逻辑的延时
c. 只要在端口clk上创建时钟，即可约束ff1->ff2之间的组合逻辑的延时
d. 只要在端口a上设置输入延时，即可约束a->ff1之间的组合逻辑的延时
解析：
如上图所示，共有四条时序路径。
1：从输入端口a到ff1的d端；
要满足的时序要求为（其中tsetup为寄存器建立时间要求）：
tclk - tin_delay - t1 - tsetup > 0;
故只要有了tclk ,tin_delay的的信息，eda工具便可以完成对t1（a->ff1之间的组合逻辑的延时）的约束。
2：从ff1的clk端到ff2的d端；
要满足的时序要求为（tcq（寄存器输出延时），tsetup（建立时间要求））：
tclk - tcq - t2 - tsetup > 0;
故只要有了tclk的信息，eda便可以根据上面的要求去约束t2（ff1->ff2之间的组合逻辑的延时）。
3：从ff2的clk端到输出端口z；
要满足的时序要求为：
tclk - tcq - t3 - to_delay - tsetup > 0;
其中tcq（寄存器输出延时），tsetup（为z端口后面寄存器的建立时间要求）为工艺库有的信息，因此只要有了tclk，to_delay（输出端口延时），eda就可以去约束t3（ff2 -> z之间的组合逻辑的延时）。
4：从输入端口a到输出端口z。
对于a至z之间的组合逻辑f的延时的约束。可以看到，a到z端两边有寄存器。对于时序约束条件如下：
tclk - tin_delay -tf - to_delay - tsetup > 0;
如果只是建立了clk，也就只是有了tclk。而没有设置端口z端的输出延时to_delay ,以及输入端口a端的延时tin_delay故因此eda不能完成对tf的约束。
3. 一个线性反馈移位寄存器（lsfr）的特征多项式为f(x)=x4+x+1,初始态为全1，则以下哪些描述是正确的？
a. 输出的m-序列为11100101
b. 该lfsr包含四个寄存器
c. 寄存器的状态不会出现全零
d. 该lfsr能够产生的不重复序列最长为15位
解析：lsfr如下，由n个d触发器和若干个异或门组成的。
多项式中的指数代表从左至右的抽头位。第一个和最后一个比特一般相应的是输入和输出位。故对于多项式f(x)=x4+x+1对应的电路如下：最开始第一个寄存器初始值为1。
故四个寄存器的输出随时钟节拍为：
1000 -> 1100 -> 1110 -> 1111 -> 0111 -> 1011 -> 0101 -> 1010 -> 1101 -> 0110 -> 0011 -> 1001 -> 0100 -> 0010 -> 0001 -> 1000。
故输出的序列为 0001111010110010。
4. 以下关于验证的描述，正确的是
a． 验证平台使用checker检测dut的行为，只有知道dut的输入输出信号变化之后，才能根据这些信号变化来判定dut的行为是否正确
b． systemverilog区别于verilog的一个重要特征是其具有面向对象语言的特性：封装、继承和多态
c． uvm是synopsys、cadence、mentor等eda厂商联合发布的验证平台
d． verilog，systemverilog, systemc, uvm 都是验证常用的硬件语言
解析：（1）checker是根据当前的输入值去判断输出值的正确性。（2）uvm由mentor发布。（3）uvm不是语言，而是一套验证系统。
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