ZC706评估板IBERT误码率测试和眼图扫描
一、ibert与gt收发器概述1. ibertibert （integrated bit errorratio tester，集成误比特率测试工具），是xilinx提供用于调试fpga高速串行接口比特误码率性能的工具，最常用在gt 高速串行收发器测试 ：
（1）基于prbs模块的 误码率测试 ；
（2）测量 眼图 ；
ibert核心是为pma评估和演示而设计，gt收发器的所有主要物理介质连接(pma)功能都得到支持和可控，包括：tx预加重/后加重、tx差速摆动、rx均衡、决策反馈均衡器(dfe)、锁相环(pll)分频设置等。
2. gtgt（gigabyte transceiver，g 比特收发器 ），通常也称 serdes 、高速收发器。xilinx的7系列fpga根据不同的器件类型，集成了gtp、gtx、gth以及gtz四种串行高速收发器。按支持的最高线速率排序，gtp是最低的，用于a7系列；gtz最高，用于少数v7系列；k7和v7中常见的是gtx和gth。zc706中包含16****个 gtx 。
gt的应用非常广泛，高速adc和dac使用的 jesd204b 、高速接口 srio （serial rapidio ）、 aurora 、 pcie 、 千兆网 、xaui****万兆网等都是基于gt实现。在使用gt之前，首先需要进行ibert测试，给出误码率、眼图等信息，保证gt收发器工作正常。若ibert测试不通过，则根据近端、自环和远端的测试去排除pcb走线、阻抗、时钟、复位、电源等原因。
二、ibert配置1. 在“ip catalog”中找到ibert双击ip核进行配置。
2. 第一页配置高速串行协议第一页协议选项中默认为custom1，可以自行输入线速率、时钟等参数，其余协议选项是对应着固定的线速率和时钟，比如tengbase-r对应10.3125g 通信速率的万兆网通信 ，使用时钟频率 156.25mhz ，选择使用qpll锁相环，选择后整个quad的4个gt共用一个qpll（quad pll），否则每个channel通道各自使用自己的cpll（channel pll）。
zc706中的bank109~112四个bank是高速收发器bnak，每个bnak中含有4个独立的gt收发器和一个qpll，组成一个quad，每个gt称为一个channel。其中，quad109和quad110是fmc_hpd，quad111支持channel0是fmc_lpc，channel1使用sma接口输出，channel2连接光纤sfp+，**channel3直接tx和rx****连接形成自环，用于测试** gt ，quad112用于pcie。
在使用过程中，出于对时钟的考虑：
quad109的参考时钟0来源于fmc_hpc板卡，参考时钟1未连接（nc）；
quad110的参考时钟0来源于fmc_hpc板卡，参考时钟1来源于一个时钟芯片si5324，但是需要进行相应配置才能输出（iic配置寄存器）；
quad111的参考时钟0来源于fmc_lpc板卡，参考时钟1通过****sma 接头由外部输入 ；
quad112的参考时钟0来源于pcie设备，参考时钟1未连接（nc）；
综上考虑，在zc706没有连接fmc和pcie设备情况下，只能使用quad111的参考时钟 1 ，通过外部****sma 接入差分的参考时钟。 quad111中的channel3恰好已经设计成自环，刚好选定quad111进行ibert测试。
重要！由于相邻****bnak 可以相互借用时钟 ，所以，这里在使用bnak111的参考时钟1的前提下，也可以选择bnak110和bnak112上的gt进行ibert测试，但是不能使用bnak109，因为bank111的时钟无法给bank109使用，但是可以给bnak110和bank112使用。
在zc706板上，如下图所示，有一个一上电就会输出的差分时钟 usrclk ，默认输出频率 156.25mhz ，恰好可以用来作为时钟，并将其通过sma接头的user_sma_clock输出，外部使用sma接头射频线将usrclk和****user_sma_clock 连接 ，即为quad111引入了一组156.25mhz的差分时钟。（ 注意！两根射频线必须等长 ）
标号9和10的两对sma接口使用等长的射频线连接，丝印号p端连接****p 端， n端连接n****端。
3. 第二页配置quad和参考时钟根据2的说明，这里选择quad_111，并将参考时钟选择quad111的参考时钟1（mgtrefclk1），由于使用整个quad的四个通道，并且使用qpll，所以这里的channel任选一个channel0 ~ channel3即可。
4. 第三页配置时钟来源时钟来源配置为quad111的参考时钟1。
三、示例工程
生成rtl图如下：
四、时钟配置增加差分输入时钟usrclk，首先输入使用ibufds差分输入转单端得到user_clk信号，然后使用全局缓冲bufg资源将user_clk绑定全局时钟网络，最后使用obufds单端转差分输出。
fpga从外部输入时钟时，必须使用全局时钟输入管脚输入，必须经过全局时钟缓冲ibufg（单端时钟）或ibufgds（差分时钟） ，否则布线报错， 常见的使用方式是ibuf或ibufds后加一个bufg组合 。
bufg，全局缓冲，输出到达fpga内部个逻辑单元的时钟延迟和抖动最小。
wire user_clk;ibufdsibufds_inst_user_clk( .o(user_clk), // buffer output .i(usrclk_p_i), // diff_p bufferinput .ib(usrclk_n_i) //diff_n buffer input ); wireuser_clk_bufg;bufgbufg_inst_user_clk ( .o(user_clk_bufg), // 1-bit output: clock output .i(user_clk));obufdsobufds_inst_user_clock (.o (user_sma_clock_p_o), // diff_p output .ob(user_sma_clock_n_o), //diff_n output .i (user_clk_bufg) //buffer input);ibufds+bufg+obufds。
设置xdc时钟约束和管脚约束：
create_clock -name usrclk -period 6.4 [get_ports usrclk_p_i]create_clock -name user_sma_clk -period 6.4 [get_portsuser_sma_clock_p_o]set_property package_pin af14 [get_ports usrclk_p_i]set_property iostandard lvds_25 [get_ports usrclk_p_i]set_property package_pin ad18 [get_ports user_sma_clock_p_o]set_property iostandard lvds_25 [get_ports user_sma_clock_p_o]五、误码率及眼图测试编译、布局布线并生成bitstream，下载到zc706。在vivado下方出现“serial i/o links”，点击auto-detect links会自动检测已经连通的链路，点击create link可以观察工程中配置的所有链路。
点击create link，点击“+”号选择上方的链路，点击4次选择4个链路。
由于quad111的channel3是直接tx和rx直连构成自环，所以下载ibert后在link3上就已经实现连通，通信速率10.313gbps，误码率10的－13次方，测试时可以点击reset复位重测，更改links里面的配置时也需要****reset 复位一下，否则误码率较高 。
配置4个通道均为近端pcs自环或者近端****pma 自环 （near-end），内部构成自环，4个链路均进行近端内部自环测试，两个fpga通信时可以配置远端pcs自环或者远端pma自环测试链路（far-end）。
更改上述配置后，先reset复位，否则误码率较高。
创建眼图的扫描。
可见在中心位置处眼图张的比较开（蓝色），信道质量较好，横着看张开的范围较小，主要原因是运行的线速率太高，如果使用1.25g的千兆网协议，则眼图会更好。
从信号完整性的角度来看，眼图中间的蓝色区域越大，gtx所对应的pcb高速电路的信号完整性越好。
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2. gtgt（gigabyte transceiver，g 比特收发器 ），通常也称 serdes 、高速收发器。xilinx的7系列fpga根据不同的器件类型，集成了gtp、gtx、gth以及gtz四种串行高速收发器。按支持的最高线速率排序，gtp是最低的，用于a7系列；gtz最高，用于少数v7系列；k7和v7中常见的是gtx和gth。zc706中包含16****个 gtx 。
gt的应用非常广泛，高速adc和dac使用的 jesd204b 、高速接口 srio （serial rapidio ）、 aurora 、 pcie 、 千兆网 、xaui****万兆网等都是基于gt实现。在使用gt之前，首先需要进行ibert测试，给出误码率、眼图等信息，保证gt收发器工作正常。若ibert测试不通过，则根据近端、自环和远端的测试去排除pcb走线、阻抗、时钟、复位、电源等原因。
二、ibert配置1. 在“ip catalog”中找到ibert双击ip核进行配置。
2. 第一页配置高速串行协议第一页协议选项中默认为custom1，可以自行输入线速率、时钟等参数，其余协议选项是对应着固定的线速率和时钟，比如tengbase-r对应10.3125g 通信速率的万兆网通信 ，使用时钟频率 156.25mhz ，选择使用qpll锁相环，选择后整个quad的4个gt共用一个qpll（quad pll），否则每个channel通道各自使用自己的cpll（channel pll）。
zc706中的bank109~112四个bank是高速收发器bnak，每个bnak中含有4个独立的gt收发器和一个qpll，组成一个quad，每个gt称为一个channel。其中，quad109和quad110是fmc_hpd，quad111支持channel0是fmc_lpc，channel1使用sma接口输出，channel2连接光纤sfp+，**channel3直接tx和rx****连接形成自环，用于测试** gt ，quad112用于pcie。
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quad109的参考时钟0来源于fmc_hpc板卡，参考时钟1未连接（nc）；
quad110的参考时钟0来源于fmc_hpc板卡，参考时钟1来源于一个时钟芯片si5324，但是需要进行相应配置才能输出（iic配置寄存器）；
quad111的参考时钟0来源于fmc_lpc板卡，参考时钟1通过****sma 接头由外部输入 ；
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重要！由于相邻****bnak 可以相互借用时钟 ，所以，这里在使用bnak111的参考时钟1的前提下，也可以选择bnak110和bnak112上的gt进行ibert测试，但是不能使用bnak109，因为bank111的时钟无法给bank109使用，但是可以给bnak110和bank112使用。
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