CP测试实例
本期我们理论联系实际，把芯片cp测试真正的动手操作起来。基本概念介绍
1
什么是cp测试
cp（chip probing）指的是晶圆测试。cp测试在整个芯片制作流程中处于晶圆制造和封装之间。晶圆（wafer）制作完成之后，成千上万的裸die（未封装的芯片）规则的分布满整个wafer。由于尚未进行划片封装，芯片的管脚全部裸露在外，这些极微小的管脚需要通过更细的探针（probe）来与测试机台（tester）连接。
在未进行划片封装的整片wafer上，通过探针将裸露的芯片与测试机连接，从而进行的芯片测试就是cp测试。
图 1 cp test在芯片产业价值链上的位置
图 2 wafer上规则的排列着die（来源于网络）
2
为什么要做cp测试
wafer制作完成之后，由于工艺原因引入的各种制造缺陷，分布在wafer上的裸die中会有一定量的残次品。cp测试的目的就是在封装前将这些残次品找出来（wafer sort），从而提高出厂的良品率，缩减后续封测的成本。
而且通常在芯片封装时，有些管脚会被封装在内部，导致有些功能无法在封装后进行测试，只能在cp中测试。
另外，有些公司还会根据cp测试的结果，根据性能将芯片分为多个级别，将这些产品投放入不同的市场。
cp测试内容和测试方法
1
scan
scan用于检测芯片逻辑功能是否正确。dft设计时，先使用designcompiler插入scanchain，再利用atpg（automatic test pattern generation）自动生成scan测试向量。scan测试时，先进入scan shift模式，ate将pattern加载到寄存器上，再通过scan capture模式，将结果捕捉。再进入下次shift模式时，将结果输出到ate进行比较。
图 3 scan chain示意图（来源于网络）
2
boundary scan
boundary scan用于检测芯片管脚功能是否正确。与scan类似，boundary scan通过在io管脚间插入边界寄存器（boundary register），使用jtag接口来控制，监测管脚的输入输入出状态。
图 4 boundary scan原理图（来源于网络）
3
存储器
芯片往往集成着各种类型的存储器（例如rom/ram/flash），为了测试存储器读写和存储功能，通常在设计时提前加入bist（built-in selftest）逻辑，用于存储器自测。芯片通过特殊的管脚配置进入各类bist功能，完成自测试后bist模块将测试结果反馈给tester。
rom（read-only memory）通过读取数据进行crc校验来检测存储内容是否正确。
ram（random-access memory）通过除检测读写和存储功能外，有些测试还覆盖deepsleep的retention功能和margin write/read等等。
embedded flash除了正常读写和存储功能外，还要测试擦除功能。wafer还需要经过baking烘烤和stress加压来检测flash的retention是否正常。还有margin write/read、punch through测试等等。
4
dc/ac test
dc测试包括芯片signal pin的open/short测试，电源pin的powershort测试，以及检测芯片直流电流和电压参数是否符合设计规格。
ac测试检测芯片交流信号质量和时序参数是否符合设计规格。
5
rf test
对于无线通信芯片，rf的功能和性能至关重要。cp中对rf测试来检测rf模块逻辑功能是否正确。ft时还要对rf进行更进一步的性能测试。
7
其他function test
芯片其他功能测试，用于检测芯片其他重要的功能和性能是否符合设计规格。
以上各项展开均有更复杂更细化的内容，此处不展开讨论，仅作粗略介绍。
cp测试流程
1
可测试性设计
dft(design for test)，可测试性设计。如第二节cp测试内容和测试方法所述，芯片测试中用到的很多逻辑功能都需要在前期设计时就准备好，这一部分硬件逻辑就是dft。
dft逻辑通常包含scan、boundary scan、各类bist、各类function test mode以及一些debug mode。
测试人员需要在芯片设计之初就准备好testplan，根据各自芯片的规格参数规划好测试内容和测试方法。
芯片通常会准备若干种testmode功能，通过配置管脚使芯片进入指定的测试状态，从而完成各个类型的测试。
对于scan和boundary scan，需要插入scanchain，根据芯片规模、timing、scan覆盖率等参数，dft工程师需要决定插入scanchain的长短和数目。然后使用atpg自动生成scan测试向量，覆盖率决定了测试向量的长短。为了节约成本还要对scanchain进行压缩。然后再进行功能仿真和sdf仿真，保证功能和timing满足要求。atpg可输出wgl或stil格式文件供tester使用。细节还有很多，这里不再展开叙述了。
bist（built-in selftest）逻辑。这些自测逻辑完成对rom/ram/flash等功能的测试。
function test mode。一些专门的功能测试需要增加硬件逻辑，例如adc/dac/时钟等
2
选测试厂，测试机
测试厂和测试机的选择要考虑芯片类型、测试内容、测试规格和成本等因素。
一套芯片测试设备称为ate（automatic test equipment），由机台（tester）、loadboard、probe card、handler和测试软件等部分组成。cp测试ate不需要loadboard和handler。
图5，ate机器
按照侧重的芯片类型和测试内容分，测试机台有很多品牌和产品系列：
例如存储器芯片advantest t55xx 系列等、数字混合信号或soc芯片teradyne j750 系列等，rf射频芯片credence asl-3000 系列等。
3
制作probecard以及test program
选择好测试机后，硬件方面需要制作probecard，软件方面需要制作test program。
probecard是探针卡。
probecard包括探针和芯片外围电路。裸die规则的布满整个wafer，无论哪片wafer，每颗die都有固定的位置，芯片管脚的位置也就固定。这些位置坐标和间距都信息在芯片投产前已经确定，制作针卡需要这些参数。探针有钨铜、铍铜或钯等材料，这些探针在强度、导电性、寿命、成本等方面各有特点。
针卡还需要确定同测数（site）。增加同测数可以节约测试机时成本，但是受限于测试机台资源，同测数有上限，例如32/16/8/4。
图6，probecard照片
test program是测试程序。
测试程序控制整个机台的测试过程。
不同的测试机有不同的测试软件系统，对应的测试程序也有不同的格式。通常工程师提供wgl/stil/vcd等格式的文件，再转换成测试机需要的文件格式，并增加其他测试程序。
4
调试以及结果分析
wafer由foundry出厂转运至测试厂，ate软硬件就绪后就可以开始进行调试了。
根据testplan，pattern（测试向量）被分作不同的bin，从而定位测试错误的位置。调试时还可以在系统上直接看到一个pattern中错误的cycle位置，工程师根据这些错误信息进行debug，修改pattern和测试程序，逐个清理，直到所有bin都pass。
同测的多site全部pass，loop多轮后，便可以在整片wafer上try run。此时工程师还要调试探针力度、清理探针周期等参数，确保整片wafer上每一次touchdown都可以测试稳定。
整片wafer的测试结果通常生成一个wafermap文件，数据生成一个datalog，例如std文件。wafermap主要包含良率、测试时间、各bin的错误数和die位置，datalog则是具体的测试结果。工程师通过分析这些数据，决定是否进入量产。
图7，wafermap截图
5
量产
进入量产阶段后，根据大量测试的统计数据，可以进行一些调整以进一步优化测试流程。
根据结果将错误率较高的bin尽量排在靠前的位置，测试进行到第一个出错的bin后就不在继续向下进行，以节省测试时间，并且防止已发现的错误导致后续测量损坏针卡。
将错误率较低的bin排在靠后的位置，当错误率极低时，甚至删除该测试，以节省测试时间。
决定是否对出错的die进行复测。由于各种原因，对于出错的die，再重新测试一次可能会pass。通常复测可以纠正一定比例的错误，但是要多用一部分测试时间，所以要综合考虑决定是否复测。
通常处于wafer边缘位置的die出错的概率较高，综合考虑，有时可以直接将边缘die剔除，不进行测试就标为坏品，以节省测试时间。
还需要关注良率是否稳定，当连续出现良率较低的情况时，需要停止测试，进行数据分析，检查设备或与foundry沟通。
量产cp测试的结果需要交给后续封装厂使用。通常是一个含有分bin信息的map文件，封装厂根据map文件挑选好品封装，剔除坏品，还可以保留客户选择的特殊bin别。
成本控制
cp测试成本由前期一次性投入的固定成本和后期量产的可变成本组成。
1
固定成本
固定成本包含dft开发以及面积和功耗、probecard制作和养护，test program制作和调试。
dft开发以及面积和功耗
dft有开发成本。并且dft硬件逻辑将占用一部分芯片面积（虽然很小），dft要提高效率，减小面积和功耗。
probecard制作
probecard有公板和专板两种。顾名思义，公板是公用板，专板是专用板。公板是在已有的板子上通过飞线等方式组成芯片外围电路，制作成本低，制作周期短，适用于对测试规格要求不高的cp测试。专板是为自家芯片专门制作的板子，适用于对外围电路要求高，测试规格精密的芯片，设计和制作成本高，周期长。
probecard上的探针材料和探针数也影响成本。各种材料的探针各有特点，价钱也不同，这里不再展开。减少探针数量也能降低成本。
在资源允许的条件下要尽可能的增加同测数，多site同测可以减少测试时间成本。
test program制作和调试
test program有开发成本。调试时需要机台，有调试机时成本。还需要一片调试wafer，调试过程中反复touchdown会导致该片wafer上的若干die无法再进行封装。
2
可变成本
可变成本主要就是量产测试时间。量产测试时间是整个cp测试成本中的最重要组成。而且测试前期投入固定成本后，今后量产的全部成本几乎都在测试时间成本上。直接影响测试时间的内容主要有：dft效率、同测数、test program效率和一些量产策略。
dft效率
dft测试执行的高效直接影响单个die的测试时间。因此在芯片设计之初，dft就要考虑到测试效率。减少测试时间，提高覆盖率，这对节约成本至关重要。
提高测试时钟；scan使用压缩模式；缩减testmode上电时间；检查测试计划，缩减不必要的测试项；检查测试策略是否合理，优化测试方案等等。一切dft设计以提高效率为根本原则，既要高覆盖率，又要缩减时间。有时这两者之间的矛盾则需要相互权衡。
同测数
在资源允许的条件下要尽可能的增加同测数，多site同测可以减少测试时间成本。
test program效率
和dft效率相比，测试程序效率作用不大，但是合理安排测试程序还是可以缩减测试时间。例如在程序中减少不必要的等待时间；多个测试项并行进行等。
一些量产策略
如关于量产一节所述，一些量产的策略可以节约测试时间。
联合仪器自主研发设计的3u控制器ui-x8101是一款极其紧凑且功能强大的3u单插槽嵌入式控制器，适用于pxi express和cpciexp 平台。凭借面向未来的丰富接口功能，可以在大多数测试与测量应用中完美运行。内置第七代intel core处理器，配备高达32gb ddr4的内存，支持pcie gen3总线协议，轻松适应高带宽应用。
产品特点
• 符合pxi-5 pxi express硬件规范rev.2.0
• 最大系统吞吐量6 gb/s1
• 集成m.2 nvme pcie gen3存储器
• 第7代带超线程的intel core
• 市面上极为紧凑的pxie嵌入式控制器
• 可定制bios
• 四链路模式pcie gen 3 x2 - x2 - x1 - x1
如果您想了解更多联合仪器相关产品，可点本文左上方蓝字关注公众号，获得联合仪器中国区总代理——北京汉通达科技发布的芯片测试最新技术，经典应用案例及最新产品信息。
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什么是cp测试
cp（chip probing）指的是晶圆测试。cp测试在整个芯片制作流程中处于晶圆制造和封装之间。晶圆（wafer）制作完成之后，成千上万的裸die（未封装的芯片）规则的分布满整个wafer。由于尚未进行划片封装，芯片的管脚全部裸露在外，这些极微小的管脚需要通过更细的探针（probe）来与测试机台（tester）连接。
在未进行划片封装的整片wafer上，通过探针将裸露的芯片与测试机连接，从而进行的芯片测试就是cp测试。
图 1 cp test在芯片产业价值链上的位置
图 2 wafer上规则的排列着die（来源于网络）
2
为什么要做cp测试
wafer制作完成之后，由于工艺原因引入的各种制造缺陷，分布在wafer上的裸die中会有一定量的残次品。cp测试的目的就是在封装前将这些残次品找出来（wafer sort），从而提高出厂的良品率，缩减后续封测的成本。
而且通常在芯片封装时，有些管脚会被封装在内部，导致有些功能无法在封装后进行测试，只能在cp中测试。
另外，有些公司还会根据cp测试的结果，根据性能将芯片分为多个级别，将这些产品投放入不同的市场。
cp测试内容和测试方法
1
scan
scan用于检测芯片逻辑功能是否正确。dft设计时，先使用designcompiler插入scanchain，再利用atpg（automatic test pattern generation）自动生成scan测试向量。scan测试时，先进入scan shift模式，ate将pattern加载到寄存器上，再通过scan capture模式，将结果捕捉。再进入下次shift模式时，将结果输出到ate进行比较。
图 3 scan chain示意图（来源于网络）
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boundary scan
boundary scan用于检测芯片管脚功能是否正确。与scan类似，boundary scan通过在io管脚间插入边界寄存器（boundary register），使用jtag接口来控制，监测管脚的输入输入出状态。
图 4 boundary scan原理图（来源于网络）
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存储器
芯片往往集成着各种类型的存储器（例如rom/ram/flash），为了测试存储器读写和存储功能，通常在设计时提前加入bist（built-in selftest）逻辑，用于存储器自测。芯片通过特殊的管脚配置进入各类bist功能，完成自测试后bist模块将测试结果反馈给tester。
rom（read-only memory）通过读取数据进行crc校验来检测存储内容是否正确。
ram（random-access memory）通过除检测读写和存储功能外，有些测试还覆盖deepsleep的retention功能和margin write/read等等。
embedded flash除了正常读写和存储功能外，还要测试擦除功能。wafer还需要经过baking烘烤和stress加压来检测flash的retention是否正常。还有margin write/read、punch through测试等等。
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dc/ac test
dc测试包括芯片signal pin的open/short测试，电源pin的powershort测试，以及检测芯片直流电流和电压参数是否符合设计规格。
ac测试检测芯片交流信号质量和时序参数是否符合设计规格。
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rf test
对于无线通信芯片，rf的功能和性能至关重要。cp中对rf测试来检测rf模块逻辑功能是否正确。ft时还要对rf进行更进一步的性能测试。
7
其他function test
芯片其他功能测试，用于检测芯片其他重要的功能和性能是否符合设计规格。
以上各项展开均有更复杂更细化的内容，此处不展开讨论，仅作粗略介绍。
cp测试流程
1
可测试性设计
dft(design for test)，可测试性设计。如第二节cp测试内容和测试方法所述，芯片测试中用到的很多逻辑功能都需要在前期设计时就准备好，这一部分硬件逻辑就是dft。
dft逻辑通常包含scan、boundary scan、各类bist、各类function test mode以及一些debug mode。
测试人员需要在芯片设计之初就准备好testplan，根据各自芯片的规格参数规划好测试内容和测试方法。
芯片通常会准备若干种testmode功能，通过配置管脚使芯片进入指定的测试状态，从而完成各个类型的测试。
对于scan和boundary scan，需要插入scanchain，根据芯片规模、timing、scan覆盖率等参数，dft工程师需要决定插入scanchain的长短和数目。然后使用atpg自动生成scan测试向量，覆盖率决定了测试向量的长短。为了节约成本还要对scanchain进行压缩。然后再进行功能仿真和sdf仿真，保证功能和timing满足要求。atpg可输出wgl或stil格式文件供tester使用。细节还有很多，这里不再展开叙述了。
bist（built-in selftest）逻辑。这些自测逻辑完成对rom/ram/flash等功能的测试。
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2
选测试厂，测试机
测试厂和测试机的选择要考虑芯片类型、测试内容、测试规格和成本等因素。
一套芯片测试设备称为ate（automatic test equipment），由机台（tester）、loadboard、probe card、handler和测试软件等部分组成。cp测试ate不需要loadboard和handler。
图5，ate机器
按照侧重的芯片类型和测试内容分，测试机台有很多品牌和产品系列：
例如存储器芯片advantest t55xx 系列等、数字混合信号或soc芯片teradyne j750 系列等，rf射频芯片credence asl-3000 系列等。
3
制作probecard以及test program
选择好测试机后，硬件方面需要制作probecard，软件方面需要制作test program。
probecard是探针卡。
probecard包括探针和芯片外围电路。裸die规则的布满整个wafer，无论哪片wafer，每颗die都有固定的位置，芯片管脚的位置也就固定。这些位置坐标和间距都信息在芯片投产前已经确定，制作针卡需要这些参数。探针有钨铜、铍铜或钯等材料，这些探针在强度、导电性、寿命、成本等方面各有特点。
针卡还需要确定同测数（site）。增加同测数可以节约测试机时成本，但是受限于测试机台资源，同测数有上限，例如32/16/8/4。
图6，probecard照片
test program是测试程序。
测试程序控制整个机台的测试过程。
不同的测试机有不同的测试软件系统，对应的测试程序也有不同的格式。通常工程师提供wgl/stil/vcd等格式的文件，再转换成测试机需要的文件格式，并增加其他测试程序。
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调试以及结果分析
wafer由foundry出厂转运至测试厂，ate软硬件就绪后就可以开始进行调试了。
根据testplan，pattern（测试向量）被分作不同的bin，从而定位测试错误的位置。调试时还可以在系统上直接看到一个pattern中错误的cycle位置，工程师根据这些错误信息进行debug，修改pattern和测试程序，逐个清理，直到所有bin都pass。
同测的多site全部pass，loop多轮后，便可以在整片wafer上try run。此时工程师还要调试探针力度、清理探针周期等参数，确保整片wafer上每一次touchdown都可以测试稳定。
整片wafer的测试结果通常生成一个wafermap文件，数据生成一个datalog，例如std文件。wafermap主要包含良率、测试时间、各bin的错误数和die位置，datalog则是具体的测试结果。工程师通过分析这些数据，决定是否进入量产。
图7，wafermap截图
5
量产
进入量产阶段后，根据大量测试的统计数据，可以进行一些调整以进一步优化测试流程。
根据结果将错误率较高的bin尽量排在靠前的位置，测试进行到第一个出错的bin后就不在继续向下进行，以节省测试时间，并且防止已发现的错误导致后续测量损坏针卡。
将错误率较低的bin排在靠后的位置，当错误率极低时，甚至删除该测试，以节省测试时间。
决定是否对出错的die进行复测。由于各种原因，对于出错的die，再重新测试一次可能会pass。通常复测可以纠正一定比例的错误，但是要多用一部分测试时间，所以要综合考虑决定是否复测。
通常处于wafer边缘位置的die出错的概率较高，综合考虑，有时可以直接将边缘die剔除，不进行测试就标为坏品，以节省测试时间。
还需要关注良率是否稳定，当连续出现良率较低的情况时，需要停止测试，进行数据分析，检查设备或与foundry沟通。
量产cp测试的结果需要交给后续封装厂使用。通常是一个含有分bin信息的map文件，封装厂根据map文件挑选好品封装，剔除坏品，还可以保留客户选择的特殊bin别。
成本控制
cp测试成本由前期一次性投入的固定成本和后期量产的可变成本组成。
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固定成本
固定成本包含dft开发以及面积和功耗、probecard制作和养护，test program制作和调试。
dft开发以及面积和功耗
dft有开发成本。并且dft硬件逻辑将占用一部分芯片面积（虽然很小），dft要提高效率，减小面积和功耗。
probecard制作
probecard有公板和专板两种。顾名思义，公板是公用板，专板是专用板。公板是在已有的板子上通过飞线等方式组成芯片外围电路，制作成本低，制作周期短，适用于对测试规格要求不高的cp测试。专板是为自家芯片专门制作的板子，适用于对外围电路要求高，测试规格精密的芯片，设计和制作成本高，周期长。
probecard上的探针材料和探针数也影响成本。各种材料的探针各有特点，价钱也不同，这里不再展开。减少探针数量也能降低成本。
在资源允许的条件下要尽可能的增加同测数，多site同测可以减少测试时间成本。
test program制作和调试
test program有开发成本。调试时需要机台，有调试机时成本。还需要一片调试wafer，调试过程中反复touchdown会导致该片wafer上的若干die无法再进行封装。
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可变成本
可变成本主要就是量产测试时间。量产测试时间是整个cp测试成本中的最重要组成。而且测试前期投入固定成本后，今后量产的全部成本几乎都在测试时间成本上。直接影响测试时间的内容主要有：dft效率、同测数、test program效率和一些量产策略。
dft效率
dft测试执行的高效直接影响单个die的测试时间。因此在芯片设计之初，dft就要考虑到测试效率。减少测试时间，提高覆盖率，这对节约成本至关重要。
提高测试时钟；scan使用压缩模式；缩减testmode上电时间；检查测试计划，缩减不必要的测试项；检查测试策略是否合理，优化测试方案等等。一切dft设计以提高效率为根本原则，既要高覆盖率，又要缩减时间。有时这两者之间的矛盾则需要相互权衡。
同测数
在资源允许的条件下要尽可能的增加同测数，多site同测可以减少测试时间成本。
test program效率
和dft效率相比，测试程序效率作用不大，但是合理安排测试程序还是可以缩减测试时间。例如在程序中减少不必要的等待时间；多个测试项并行进行等。
一些量产策略
如关于量产一节所述，一些量产的策略可以节约测试时间。
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产品特点
• 符合pxi-5 pxi express硬件规范rev.2.0
• 最大系统吞吐量6 gb/s1
• 集成m.2 nvme pcie gen3存储器
• 第7代带超线程的intel core
• 市面上极为紧凑的pxie嵌入式控制器
• 可定制bios
• 四链路模式pcie gen 3 x2 - x2 - x1 - x1
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电气设备如何进行验电
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赛昉科技发布StarFive StarStudio IDE 支持Linux和Baremetal开发
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CP测试实例
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使用热敏电阻抑制浪涌电流电路解析
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