几种优化EM的有效措施
电迁移（em）是一种分子位移，是由于导电电子和离子在一段时间内的动量转移而引起的。当电流密度较高时会发生这种现象，这会导致金属离子向电子流方向漂移。em通常发生在多年之后。
由于电迁移效应，金属线可能会断裂并短路。em会增加导线电阻，这会导致电压下降，从而导致设备降速。由于短路或开路，它还可能导致电路永久性故障。
随着可靠性要求越来越高，emir问题也是必须的检查项。目前流程一般都是根据代工厂提供的 em 规则执行 em checks，根据检查的结果进行em优化。下面经验分享几种优化em的有效措施，这些方法都经过验证非常有效。主要用图示加说明来介绍。
1.增加金属宽度以降低电流密度
这是最常用的解决em的方法，增加到满足电流的宽度或者通过叠层金属实现电流能力。
2.合理分配大电流金属走线
下图是一个power mos 的em问题示意图，先看下左图存在em问题的连接方式，mos管源漏端使用横向m1通过via1 连到纵向m2~m4的叠层通路上。产生em问题的地方为图中红色闪电图标位置m1层。
拿源端的vdd来分析，电流从上方m2~m4 到mos上对于via1区域电流从上到下竖直直接到源上没有em瓶颈，而对于左边的源区域来说，电流需要通过横向m1 向左流动，这样m1就成了电流的瓶颈，所以会在这个区域产生m1上的em问题。
如何改善？合理分配金属走线，如右图所示，原来纵向的m2~m4 足够强壮，而到了横向m1上时又非常弱。
我们可以把纵向m2~m4 减少成m3~m4，用m2 改成与原来m1叠层，这样就能解决横向电流能力。m1的em问也就解决了。
3.充分利用短金属的强电流密度能力
有些场景可能会出现下图一样的连接方式类似鱼骨型的连接，出现的em问题是在较短的金属上，这个时候我们可以借用短金属的强电流能力来修改em，如下图当长度小于1u任意宽度的时候电流能力是长度大于3u宽度大于0.12的3倍能力。可以通过design rule中这些信息来修改em。如下图示意，当适当减短连线时，对电流能力的提升是成倍的。
4.分流，避免电流汇集瓶颈
版图中连线对em不合理导致在通路上存在电流瓶颈，如下左图电流从右侧到mos 管虽然版图上做了两条纵向m2均匀连到源端的横向m1上，但是电流就近流入右侧m2然后到下层m1，电流集中到了右侧的m2到m1的通路上，反而左边这根纵向m2上没有em问题。
如何改善？采用分流，尽可能让电流分配均匀。我们采用类似星型连接让电流分通路到mos上。这样电流就不会汇集到同一位置上。这个方式在电源模块功率器件到bump连接上比较常见。
5.大推力buffer 使用带来的em问题
对于一些使用大size的buf，尤其是使用std cell中的buf，常常会遇到em 问题，大buf电流更大，而电源地连接强度非常弱。导致buf的电源地区域em严重。
如何优化？找designer 讨论将大size buf改成多个小size的并联如下示意图。版图上尽可能分散开，让电源连到到每个buf上都能充分连接上。另外在周围空的区域尽可能添加电源地的decap。decap对em是有非常大的帮助的，decap能够消除电源上高频噪声，同时储存能量，在buf的抽拉电流时能及时补充（个人理解）。
6.高频信号的em 问题
高频信号需要快速抽拉电流，所以 产生em的问题也是非常明显。对这块的解决办法首先要增强电源地的走线强度。对高频信号要尽可能换到高层后金属走线。高频信号的buf也是采用第五条的方式尽可能拆分并联均匀分布。
同时周围尽可能添加电源地decap。高反转的cell 周围预留足够空间。
7.大面积功率mos的接法
对于大面积功率管，它的连接方式还是比较讲究的，很多人应该看到过下图这种宝塔型宽度渐变的连接方式。
这种方式根据电流走向，走线宽度变化根据逐步汇总电流强度同步。比较推荐的一种走线方式。
8.仿真场景与环境确认
遇到过这种情况：em情况异常，最终排查到是testbench设置仿真时间不合理，仿真时间段也是非常重要的。选取正常工作阶段的一到两周期。仿真温度是否合理，105°下的em能力是150°两倍以上。
所以确保电流信息的来源要是正确的合理的。
设计过程中及时em检查方式
为了避免在sign off 阶段emir的检查带来的设计修改风险，上面每种方式都需要对设计较大改动。我们可以使用 custom compiler 的indesign em功能。indesign em可以实现在设计过程中时时em检查，避免signoff时em风险带来的设计迭代。in design em的优点是无需版图完成，只需要连接了对于net，就可对此net进行em check.
check的速度是非常快，使用也是非常方便一次性配置，后续只需要选对应net 进行reporting。
首先第一步需要把仿真结果中保存的电流信息反标到对应net节点上。我们知道不同的仿真corner对应的电流也是不同的，这里我看选的多个corner的仿真结果，选择最差的电流情况进行反标，以避免个别场景下电流不是最worst的情况。
电流标注成功后，随便选择一个mos查看对应terminal信息可以看到对应的电流信息已经标注成功了同时avg peak rms对应电流，下图演示操作效果和debug优化的过程。
关于em的准确性，从下面setting可以得到em计算有两种方式，使用built-in是快速的方式。使用starrc primesimemir方式高精度方式。
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随着可靠性要求越来越高，emir问题也是必须的检查项。目前流程一般都是根据代工厂提供的 em 规则执行 em checks，根据检查的结果进行em优化。下面经验分享几种优化em的有效措施，这些方法都经过验证非常有效。主要用图示加说明来介绍。
1.增加金属宽度以降低电流密度
这是最常用的解决em的方法，增加到满足电流的宽度或者通过叠层金属实现电流能力。
2.合理分配大电流金属走线
下图是一个power mos 的em问题示意图，先看下左图存在em问题的连接方式，mos管源漏端使用横向m1通过via1 连到纵向m2~m4的叠层通路上。产生em问题的地方为图中红色闪电图标位置m1层。
拿源端的vdd来分析，电流从上方m2~m4 到mos上对于via1区域电流从上到下竖直直接到源上没有em瓶颈，而对于左边的源区域来说，电流需要通过横向m1 向左流动，这样m1就成了电流的瓶颈，所以会在这个区域产生m1上的em问题。
如何改善？合理分配金属走线，如右图所示，原来纵向的m2~m4 足够强壮，而到了横向m1上时又非常弱。
我们可以把纵向m2~m4 减少成m3~m4，用m2 改成与原来m1叠层，这样就能解决横向电流能力。m1的em问也就解决了。
3.充分利用短金属的强电流密度能力
有些场景可能会出现下图一样的连接方式类似鱼骨型的连接，出现的em问题是在较短的金属上，这个时候我们可以借用短金属的强电流能力来修改em，如下图当长度小于1u任意宽度的时候电流能力是长度大于3u宽度大于0.12的3倍能力。可以通过design rule中这些信息来修改em。如下图示意，当适当减短连线时，对电流能力的提升是成倍的。
4.分流，避免电流汇集瓶颈
版图中连线对em不合理导致在通路上存在电流瓶颈，如下左图电流从右侧到mos 管虽然版图上做了两条纵向m2均匀连到源端的横向m1上，但是电流就近流入右侧m2然后到下层m1，电流集中到了右侧的m2到m1的通路上，反而左边这根纵向m2上没有em问题。
如何改善？采用分流，尽可能让电流分配均匀。我们采用类似星型连接让电流分通路到mos上。这样电流就不会汇集到同一位置上。这个方式在电源模块功率器件到bump连接上比较常见。
5.大推力buffer 使用带来的em问题
对于一些使用大size的buf，尤其是使用std cell中的buf，常常会遇到em 问题，大buf电流更大，而电源地连接强度非常弱。导致buf的电源地区域em严重。
如何优化？找designer 讨论将大size buf改成多个小size的并联如下示意图。版图上尽可能分散开，让电源连到到每个buf上都能充分连接上。另外在周围空的区域尽可能添加电源地的decap。decap对em是有非常大的帮助的，decap能够消除电源上高频噪声，同时储存能量，在buf的抽拉电流时能及时补充（个人理解）。
6.高频信号的em 问题
高频信号需要快速抽拉电流，所以 产生em的问题也是非常明显。对这块的解决办法首先要增强电源地的走线强度。对高频信号要尽可能换到高层后金属走线。高频信号的buf也是采用第五条的方式尽可能拆分并联均匀分布。
同时周围尽可能添加电源地decap。高反转的cell 周围预留足够空间。
7.大面积功率mos的接法
对于大面积功率管，它的连接方式还是比较讲究的，很多人应该看到过下图这种宝塔型宽度渐变的连接方式。
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