如何做一个低抖动的PLL？PLL噪声优化
1. rfsoc
xilinx最新一代ultrascale+ fpga ^[1]^ 将rf ad/da、serdes等系统完美集成在一颗芯片打造出了一个全方位的通信链，其中rfsoc可以支持5g无线网络，电缆访问远程物理节点和电子战/雷达系统，还可以应用于测试和测量，卫星通信，军用无线通等。
该rfsoc具有如下特性：
8个4gsps 或16个2gsps 12位adc；
8-16个6.4gsps 14位dac。
rfsoc输入频率达到ghz且位数大于12位，架构上采时钟直接采样的方式，采样后的数据送到数字进行处理，这对采样时钟噪声性能提出了非常高的要求。2018年xilinx发表在isscc会议上的关于pll的paper ^[2]^ 正是应用于该rfsoc。
该pll在6.25ghz频率下的rms jitter为54fs @ 10k~10mhz积分区间。论文核心内容仅有不到一面a4纸，每句话都值得我们细细品味。下面章节将结合该论文逐一展开pll的噪声优化技术。
2. xilinx****噪声优化技术
**2.1 pll **参数
参考频率：500mhz；输出频率：7.414ghz；6.25ghz rms jitter：54fs @ 10khz10mhz积分区间；工艺：16nm finfet；功耗：45mw @ 12.5ghz；面积：0.35 mm^2^。
**2.2 **带内噪声的优化
pll参考频率为500mhz，带宽可以做的很高，原则上50mhz以内都合理，但带宽过高对带内噪声是不利的，过低对vco噪声不利，折中考虑，我个人猜测带宽应该在5~10mhz左右。文中也提到高带宽下要想做低噪声，带内噪声（如pfd/cp/fbclk/refclk）必须要很低。
噪声来自电平翻转的不确定性，在阈值电压附近，停留的时间越短噪声越小。因此为了降低pfd和divider等cmos电路的jitter，需要尽量把上升/下降沿做shaper，如小于10ps；pfd消死区时间小于40ps。
xilinx在2019年isscc上的报告 ^[3]^ 指出cmos电路边沿做sharp后噪声优化了11db，如图1所示。
fig1. 边沿sharp后对带内噪声的影响
2.3 cp****的噪声优化
cp电路输出级采用18个slices并联的方式，实现了大电流且电流可调，大的动态范围，降低了噪声；自偏置电流源使up/dn电流失配小于1%；cp镜像电流源尺寸为输出级slices的4倍，保证了较好的matching和jitter；pmos电流镜栅源增加rc滤波，减小了输出噪声；输出级增加单位增益放大器，减小了动态电流失配；上下电流源采用stack结构提高了输出阻抗并降低了噪声。
2.4 lpf****的噪声优化
电阻热噪声与阻值成正比，因此在保证环路稳定的前提下滤波电阻应尽量小；电容漏电会引入spur，为减小漏电滤波电容采用mom电容。
**2.5 **基准源的优化
ldo参考电压来自bandgap，为了减小bandgap和ldo本身引入的噪声，通路上增加了两个大的rc滤波，其中ldo功率管栅端滤波电阻（为减小面积该电阻由亚阈值管实现）高达几m ohm，带宽小于10khz。
2.6 lcvco****的优化
16nm finfet工艺中pmos管的flicker noise远大于nmos，为减小噪声，lcvco有源器件采用全nmos实现，与cp电路类似采用了stack结构，提高了输出阻抗，进一步减小了噪声。
电容阵列由mom电容，一个nmos开关（m1），两个stack结构的nmos pull devices和一个反相器组成，如图2所示。该结构可保证电容阵列在on状态下a，b点拉低，off状态下a，b点拉高，提高了on/off状态下电容阵列的q值，优化了lcvco相位噪声。
温度补偿电压vte经rc滤波接到varactor电容，减小了噪声，其中vte具有正温度系数，用于补偿lcvco高温下频带的下移。
电感的q值越大，相位噪声越好，一般电感的q值在13左右，这里电感q 值要求大于17，有可能采用平面螺旋结构，因为平面螺旋结构q值一般大于堆叠结构。电容阵列的引入，可使得tuningvaractor电容变小，提高了lcvco的相位噪声。
fig2. lcvco及ldo电路
**2.7 **电源和地的隔离
前面介绍为了提高数字电路噪声性能，将数字边沿做的更shape，使得模拟电路更易受到干扰，电路设计时cp，lpf，vco中的nmos采用deepnwell器件，电源也要与数字电源分开，这三个模块采用ldo供电，这样模拟、数字电源和地完全隔离，减小模拟、数字电路衬底和电源的相互干扰。
2.8 layout****布局
电容阵列采用图2所示带有二进制权重且上下对称的局部布局方式；电感线圈周边插入电源到地的decap电容且lcvco远离数字模块的整体布局方式。
**3. **其他噪声优化技术
文献[4]和[5]分别为xilinx和samsung近两年发表的paper，文献[4]给出的sampling phase detector(spd) pll结构如图3所示。引入spd前后测试结果如图4所示，可见采用spd技术pll在9ghz和18ghz频点下rms jitter分别提高了200fs和230fs @ 1khz~100mhz积分区间。
fig3. spd pll结构
fig4. 引入spd前后测试结果 @ 9ghz, 18ghz
文献[5]采用digital-to-time convert(dtc)-basedsampling analog pll结构，该结构同样也采用了spd技术，除此以外samsung还采用了dtc增益校准，dcc校准，reference clock doubler，lms算法，sigma-delta等技术，在6.33ghz频率下将 rms jitter做到了75fs @ 10khz~10mhz积分区间，该pll可用于最新的5g蜂窝移动通信。
fig5. dtc-basedfractional-n pll
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该pll在6.25ghz频率下的rms jitter为54fs @ 10k~10mhz积分区间。论文核心内容仅有不到一面a4纸，每句话都值得我们细细品味。下面章节将结合该论文逐一展开pll的噪声优化技术。
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噪声来自电平翻转的不确定性，在阈值电压附近，停留的时间越短噪声越小。因此为了降低pfd和divider等cmos电路的jitter，需要尽量把上升/下降沿做shaper，如小于10ps；pfd消死区时间小于40ps。
xilinx在2019年isscc上的报告 ^[3]^ 指出cmos电路边沿做sharp后噪声优化了11db，如图1所示。
fig1. 边沿sharp后对带内噪声的影响
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cp电路输出级采用18个slices并联的方式，实现了大电流且电流可调，大的动态范围，降低了噪声；自偏置电流源使up/dn电流失配小于1%；cp镜像电流源尺寸为输出级slices的4倍，保证了较好的matching和jitter；pmos电流镜栅源增加rc滤波，减小了输出噪声；输出级增加单位增益放大器，减小了动态电流失配；上下电流源采用stack结构提高了输出阻抗并降低了噪声。
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