用FIFO设计A/D与DSP之间的接口
１ 前言
在使用ｃｃｄ对非透明薄板厚度的测量系统设计中，笔者采用高速ａ／ｄ和ｄｓｐ等器件设计信号采集和处理电路来确定ｃｃｄ的像点位置。其具体电路如图１所示，该信号采集和处理电路由ｃｃｄ驱动电路、加法电路、滤波放大等信号预处理电路、ａ／ｄ转换电路、ｆｉｆｏ、ｄｓｐ电路、时序与逻辑控制产生电路、ｕｓｂ总线接口电路等组成。其中ｄｓｐ芯片选用ｔｉ公司生产的ｔｍｓ３２０ｃ６２１１高速数字信号处理芯片?它主要用于对ａ／ｄ转换后的数据进行插值和重心算法处理，从而确定ｃｃｄ上像元的位置，然后把处理后的数据通过ｕｓｂ总线传输到ｐｃ机进行厚度计算、结果显示、存储等后续处理。该电路所需的时钟信号和采样逻辑控制时序由一片ｆｐｇａ芯片产生。
当模拟信号由ａｄｃ转换成数字信号后，往往都需要输入ｄｓｐｓ的ｃｐｕ作进一步处理。但ａ／ｄ转换后数据输出与ｄｓｐ的读外部数据的时钟很难精确地配合。即使ｄｓｐ能读取到外部总线上的数据，由于ａ／ｄ速率是４ｍｈｚ，ｄｓｐ外部存储器时钟为９０ｍｈｚ，为了读到总线上的数据，ｄｓｐ外部存储器读写时钟也必须控制在４ｍｈｚ，这样就大大降低了ｄｓｐ的使用效率，同时再加上ｄｓｐ处理数据也需要一定的时间，而不能一味地读取外部数据。所以，为了控制方便，避免数据丢失，设计时应采用小容量的ｆｉｆｏ作为两者之间的接口。本设计选用的ｆｉｆｏ芯片是ｃｙｐｒｅｓｓ公司的ｃｙ７ｃ４２５－２５ｎｓ。该芯片容量为１ｋ×９ｂｉｔ，存取时间最大为２５ｎｓ，读写周期最小为３５ｎｓ。该器件具有半满（ｈｆ）、全满（ｆｆ）和空（ｅｆ）三个标志位输出，可以同时满足深度和宽度级联的需要。
图1
２ ｄｓｐ与ｆｉｆｏ芯片的工作原理
２．１ ｆｉｆｏ读写过程
ｆｉｆｏ的一次读写过程如图２所示，由于ｆｉｆｏ是顺序读取数据，因此?只需提供读写和其它控制信号线，而不需要一般ｒａｍ所需的地址线。若将两路ａ／ｄ输出的数据存入ｆｉｆｏ中，每片ｆｉｆｏ用８ｂｉｔ?两片ｆｉｆｏ即可级联构成１６ｂｉｔ的数据宽度。由于ｆｉｆｏ采用的是５ｖ供电，所以经电压转换器件７４ｌｖｔｈ２４４可将５ｖ数据信号电平转换成３．３ｖ，然后与ｄｓｐ的１６ｂｉｔ外部数据总线相连。再由ｆｉｆｏ的半满信号ｈｆ作为外部中断信号，当ｆｉｆｏ存储器半满时，便可由ｈｆ经逻辑处理后向ｄｓｐ发出中断申请ｉｎｔ４。由于外部ｆｉｆｏ占用着ｄｓｐ的ｃｅ０空间，所以读信号的逻辑关系为：ｒ＝ｃｅ０＋ａｒｅ，启动ｄｓｐ 的ｅｄｍａ（ｅｎｈａｎｃｅｄ ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａｃｃｅｓｓ）通道传输，可将ｆｉｆｏ中的数据读入内部ｒａｍ中，这样，在ｆｉｆｏ输出数据的同时，也将ａ／ｄ转换的数据写入了ｆｉｆｏ中，从而达到了同时读写的目的。使用ｅｄｍａ方式传输数据的好处在于：ｅｄｍａ控制器可以独立于ｃｐｕ工作，从而可方便地实现片内存储器、片内外设以及外部存储空间之间的数据转移。由外部中断ｉｎｔ４启动ｅｄｍａ传输，可以大大提高传输速率和ｃｐｕ的工作效率。ｄｓｐ读完２０４８个数据后即开始处理，处理完后便可以在一次扫描结束与下一次扫描尚未开始的时间内将１６ｂｉｔ计算结果数据输出，总的处理时间为一个帧周期。ｆｉｆｏ的写信号可由ｆｐｇａ产生，并可在ａ／ｄ转换结束后向ｆｉｆｏ写数据。另外，在每一帧处理之后，还应由ｆｐｇａ输出控制信号以对ｆｉｆｏ进行初始化，然后重新输入下一帧数据。
２．２ ｄｓｐ的读时序设计
ｄｓｐ可以通过硬件的ａｒｄｙ信号和软件设置来达到与异步外设之间进行通讯的目的。ｄｓｐ工作时，硬件ａｒｄｙ信号应始终有效。而如果采用软件设置方法，则设计时需要考虑以下几点：
(１)ｓｅｔｕｐ≥１；
(２)ｓｔｒｏｂｅ≥?ｔａｃｃ＋ｔｓｕ）ｅｃｌｋ；
(３)ｓｔｏｂｅ≥ｔｒｐ ｅｃｌｋ;
(４)ｓｅｔｕｐ＋ｓｔｒｏｂｅ＋ｈｏｌｄ≥ｔｒｃ ｅｃｌｋ;
其中，ｓｅｔｕｐ、ｓｔｒｏｂｅ和ｈｏｌｄ是需要在ｅｍｉｆ ｃｅ０空间控制寄存器中配置的读信号的三个状态信号；ｔａｃｃ是ｆｉｆｏ的存取时间（≤２５ｎｓ），ｔｓｕ是数据建立时间（≥１５ｎｓ），ｔｒｐ是读脉冲宽度（≥２５ｎｓ），ｔｒｃ是ｆｉｆｏ的读周期（≥３５ｎｓ）。由于本设计中ｄｓｐ的内部时钟为１５０ｍｈｚ，外设时钟ｅｃｌｋ为９０ｍｈｚ，所以，最后设定ｓｅｔｕｐ＝１、ｓｔｒｏｂｅ＝２、ｈｏｌｄ＝２来满足ｄｓｐ与异步ｆｉｆｏ接口的要求。
２．３ 软件设计
图３所示是该系统中ｄｓｐ的软件流程图。由于ｔｍｓ３２０ｃ６２１１采用ｒｏｍ加载的芯片自举模式，因此，在芯片复位过程中，ｅｄｍａ将从位于外部ｃｅ１空间的ｅｅｐｒｏｍ中拷贝１ｋｂ数据到地址０处，并在传输结束后，使ｃｐｕ退出复位状态，同时从地址０处开始执行指令。由于主程序大小要大于１ｋｂ，所以需要编写ｂｏｏｔ ｌｏａｄ（大小小于１ｋｂ）程序，以使其在复位后将程序从外部ｅｅｐｒｏｍ拷贝到内部程序ｒａｍ中运行。在图３所示的主程序流程图中，当系统上电复位后，首先应进行ｄｓｐ的初始化，接着进行ｅｄｍａ的中断使能和初始化，然后由ｆｉｆｏ的半满信号启动ｅｄｍａ传输和由其触发中断程序。当传输完一组２０４８个数据后，再根据重心算法求出ｃｃｄ像点的位置，之后便可开始下一次循环。
３ 结束语
在高速数据采集电路中，使用ｆｉｆｏ设计ｄｓｐ芯片和ａ／ｄ转换器的接口电路具有设计简单、控制方便等优点，可大大提高ｄｓｐ的使用效率。
采用ATmegal62处理器与CPLD设计高速数据采集系统的设计
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图1
２ ｄｓｐ与ｆｉｆｏ芯片的工作原理
２．１ ｆｉｆｏ读写过程
ｆｉｆｏ的一次读写过程如图２所示，由于ｆｉｆｏ是顺序读取数据，因此?只需提供读写和其它控制信号线，而不需要一般ｒａｍ所需的地址线。若将两路ａ／ｄ输出的数据存入ｆｉｆｏ中，每片ｆｉｆｏ用８ｂｉｔ?两片ｆｉｆｏ即可级联构成１６ｂｉｔ的数据宽度。由于ｆｉｆｏ采用的是５ｖ供电，所以经电压转换器件７４ｌｖｔｈ２４４可将５ｖ数据信号电平转换成３．３ｖ，然后与ｄｓｐ的１６ｂｉｔ外部数据总线相连。再由ｆｉｆｏ的半满信号ｈｆ作为外部中断信号，当ｆｉｆｏ存储器半满时，便可由ｈｆ经逻辑处理后向ｄｓｐ发出中断申请ｉｎｔ４。由于外部ｆｉｆｏ占用着ｄｓｐ的ｃｅ０空间，所以读信号的逻辑关系为：ｒ＝ｃｅ０＋ａｒｅ，启动ｄｓｐ 的ｅｄｍａ（ｅｎｈａｎｃｅｄ ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａｃｃｅｓｓ）通道传输，可将ｆｉｆｏ中的数据读入内部ｒａｍ中，这样，在ｆｉｆｏ输出数据的同时，也将ａ／ｄ转换的数据写入了ｆｉｆｏ中，从而达到了同时读写的目的。使用ｅｄｍａ方式传输数据的好处在于：ｅｄｍａ控制器可以独立于ｃｐｕ工作，从而可方便地实现片内存储器、片内外设以及外部存储空间之间的数据转移。由外部中断ｉｎｔ４启动ｅｄｍａ传输，可以大大提高传输速率和ｃｐｕ的工作效率。ｄｓｐ读完２０４８个数据后即开始处理，处理完后便可以在一次扫描结束与下一次扫描尚未开始的时间内将１６ｂｉｔ计算结果数据输出，总的处理时间为一个帧周期。ｆｉｆｏ的写信号可由ｆｐｇａ产生，并可在ａ／ｄ转换结束后向ｆｉｆｏ写数据。另外，在每一帧处理之后，还应由ｆｐｇａ输出控制信号以对ｆｉｆｏ进行初始化，然后重新输入下一帧数据。
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３ 结束语
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