基于4DSP+FPGA架构数据处理板电路设计与分析
为了满足超高性能数据处理以及低功耗、简单可编程性的应用，设计了一款基于ti tms320c6678芯片和xilinx公司xc5vsx95t芯片的4dsp+fpga架构的数据处理板，同时设计了高带宽的数据输入输出接口以及相关的时钟、电源和复位电路，并通过具体的硬件电路实现。该数据处理板可广泛应用于航空设备、车载设备、恶劣条件下工作的特种设备，将有效提高设备的数据处理性能。
0 引言 随着数字信号处理器(digital signal processor，dsp)和现场可编程门阵列器件(field-programmable gate array，fpga)的发展，dsp+fpga架构在数据及信号处理系统中的应用愈来愈广泛。传统的dsp芯片一般采用冯-诺依曼(von neumann)结构或某种类型扩展，此种结构本质上是串行的，当遇到需要处理的数据量大且处理速度高，但对运算结构相对较简单的底层信号处理算法来说显不出优点，适合采用fpga硬件实现。因此，采用dsp+fpga架构的系统可以将二者优点结合起来，兼顾速度和灵活性，既满足底层信号处理要求，又满足高层信号处理要求。
德州仪器(ti)推出tms320c66x系列最新数字信号处理器tms320c6678与 tms320tci6609，是目前具有最高定/浮点运算能力的一代数字信号处理器，为开发人员带来业界性能最高、功耗最低的dsp。ti tms320c6678多核dsp非常适合需要超高性能、低功耗以及简单可编程性场合的应用。ti不但为hpc（high performance computing）提供免费优化库，无需花费时间优化代码，即可便捷地实现最高性能，而且还支持c语言与openmp等标准编程语言，因此开发人员可便捷地移植应用，启动c66x多核dsp的开发[1]，充分发挥低功耗与高性能优势。为了满足超高数据处理性能、低功耗以及简单可编程性场合的应用，设计了一款基于ti8核高性能dsp 芯片tms320c6678和xilinx公司fpga芯片xc5vsx95t的数据处理电路模块，在6 u尺寸的模块上设计了4片高性能dsp，定点运算处理能力可达1 280 gmac，浮点运算处理能力可达640 gflop，并设计了大容量ddr3内存（每片dsp内存为1 gb，共4 gb）和2 gb的固态存储，使得其可实现高性能、高数据吞吐量的定点/浮点运算。
模块设计了大吞吐量的串行rapidio(serial rapid io，srio)和千兆以太网，对外与其他模块进行数据通信，数据带宽达60 gb/s，使得大数据量的输入、大数据量处理和输出成为现实。
1 电路总体设计 数据处理模块的电路总体设计基于4×dsp+fpga架构，电路总体设计框图如图1所示。
从功能上看，数据处理模块可分为dsp小系统、fpga模块、rapidio数据交换模块[2]、以太网模块、ad转换模块、各电平转换模块及其他电源、时钟和控制逻辑等辅助电路，加上dsp、fpga等必要的驱动程序和板内的控制逻辑，形成一个完整的、一体化的数字系统硬件平台。
1.1 dsp小系统
dsp小系统主要包含：dsp芯片组、ddr3内存、flash数据存储、rs232接口、srio接口、spi(setial peripheral interface)接口。
如图1所示，第一个dsp小系统作为主系统，其他3个dsp系统作为从系统。4片dsp之间的通讯如下：在启动过程中，从dsp给主dsp送1个gpio（general purpose input/output）信号，通过电平方式表示已经启动起来。系统启动后，从dsp的信息通过srio发送给主dsp。j30j-31为调试接口，对外提供dsp的jtag（joint test action group）口（板内成菊花链[3]）、串口、4个控制led灯的gpio口以及cpld、fpga的jtag加载口。4个dsp的jtag形成菊花链[4]，连到调试接口j30j-31上。同时，4个dsp的串口都连到调试接口上方便调试，该模块设计只用主dsp的串口。两个dsp之间，用超链接（hyperlink）进行通讯[1]。
1.1.1 dsp
电路设计采用4片ti公司的tms320c6678芯片，配合外围时钟、复位、ddr3、flash等，为整个模块提供数字处理平台。tms320c6678芯片为高性能八核数字信号处理器，外频采用100 mhz，内核主频为1 ghz，采用扩展温度型号，工作温度-40 ℃~+100 ℃。该芯片内部集成8个c66x corepac dsps的核，每个核工作在1 ghz。在c66x 器件上，通过扩展simd(single instruction multiple data)指令的宽度，提高了向量处理能力，可以处理128 bit的向量指令[1]。例如，qmpy32 指令可以执行两个32 bit数据向量的元素对元素相乘。
c66xdsp对浮点操作也支持simd。增强的向量处理能力加上原有的指令并行等级，dsp 程序员通过应用ti的c/c＋＋优化编译器可以开发出更高级的并行代码。每个核具有独立的32 k数据一级cache和32 k指令一级cache，共享512 k二级cache。c66xdsp存储单元接口支持ddr3 emif64内存, 控制单元片内共享4 096 k sram存储空间，支持高速串行接口，包括1路srio接口、两路pcie接口、两路sgmii(serial gigabit media independent interface)以太网接口等。c66xdsp支持其他低速接口如uart(universal asynchronous receiver/transmitter)串口，24位寻址宽度的mif16并行总线、spi、i2c、gpios等。
1.1.2 ddr3内存
每片dsp设计采用4片mt41j128m16ha并联，提供64 bit数据位宽，共1 gb容量。mt41j128m16ha是micro公司生产的ddr3 sdram，规格为16 meg×16×8 banks，单片16位宽度，256 mb容量。
1.1.3 flash数据存储
flash数据存储采用spansion公司s29gl01g flash芯片，16位宽度128 mb字节空间。一部分空间放置boot，主要用作存放操作系统的代码以及用户代码、用户配置和用户数据。通过cpld控制存储系统的启动程序、系统程序和用户程序。dsp只能提供24位地址线，flash所需的高两位地址线通过cpld来扩展。cpld采用lattice公司的lcmxo2280c芯片，在dsp和其他芯片通讯间实现电平转换功能。
1.1.4 rs232接口
采用2片max3232作为rs232接口电平转换芯片，共提供4路rs232接口。dsp和链接器之间连接max3232芯片，完成ttl/cmos电平的uart信号转换成标准的rs232信号输出和标准的rs232信号转换成ttl/coms电平输入。
1.1.5 srio和spi接口
srio接口通过80hcps1848芯片进行数据交换，实现与fpga、3个从dsp及客户板通讯。spi接口实现对ad9516的配置，给adc提供可变的参考时钟。
1.2 fpga模块
fpga模块主要用做高速adc的算法处理，包含ddr2、srio、高速adc、rs422接口、jtag/io等接口部分。fpga模块如图2所示。
1.2.1 fpga
fpga模块设计采用xilinx公司fpga芯片xc5vsx95t。xc5vsx95t是xilinx公司的virtex-5 sxt系列fpga器件，带有高级串行连接的信号处理逻辑，相对其他系列拥有更丰富的dsp资源。芯片xc5vsx95t有逻辑模块160×54，最大ram模块1 120 kb，dsp48e 640个，cmt时钟管理6个rocketio，gtp 16个，总iobank 20个，最大使用io数680个[5]。本电路采用1.2～3.3 v i/o操作电压，14 720 slices，19个bank，640个用户io，1pcie，4 mac，16个gtp，配合外围时钟、复位、fpga启动加载电路等，为整个模块提供逻辑算法。
1.2.2 数据缓存电路
数据缓存电路由2片micron公司的mt47h128m16-sdram芯片构成，单片容量2 gb(16 m×16 bit×8 bank)，共512 mb ddr2。该内存芯片14 bit行地址，10 bit列地址，1.8 v供电，最高频率800 mhz，支持突发读写或者突发读单写，支持自刷新，64 ms内刷新8 192次[6]，挂在fpga上为系统提供数据缓存、协助系统完成多路控制等功能。
1.2.3 rs422接口
采用2片max3076完成rs422电平转换，提供2路rs422通信接口，支持单通道全双工，16 mb/s，3.3 v工作电压，带15 kv esd(electro-static discharge)保护。
1.2.4 jtag接口
jatg信号直接由fpga引出到连接器j30j-31，作为调试及客户指示灯接口。
1.3 rapidio模块
rapidio模块为4个dsp及fpga提供数据交换，同时，对外提供6个x4端口，使整个系统能够通过srio数据交换实现通讯。rapidio模块电平转换功能如图3所示。
选用idt公司的rapidio数据交换芯片80hcps18-48crmi完成数据电平转换。该芯片是一款高性能rapidio交换芯片，符合串行rapidio2.1 协议要求[2]，拥有48路srio端口，可配置为12×4、18×2、18×1的端口工作方式，传输速率可为1.25 gbaud、2.5 gbaud、3.125 gbaud、5.0 gbaud或 6.25 gbaud；芯片内部交换带宽达到240 gb/s，提供无阻塞的全双工交换能力，可配置为短潜伏期（latency）的直通转发(cut-through)或存储转发（store-and-forward）数据流，最大可支持40个同时多点传送（multicast）和发送传递信号（broadcast），同时具有全局路由或本地端口路由。该芯片内核电压1.0 v，io电压3.3 v，串/并化器电压1.2 v[7]。
1.4 以太网模块
图1中每个dsp均可通过以太网同计算机通信，完成输入输出测试功能。以太网模块如图4所示。
电路设计用mavell公司的phy芯片88e1145。该芯片是一款4端口千兆以太网收发器[8]，支持gmii、tbi、rgmii、rtbi以及sgmii接口，有4个rgmii时钟模式，1.25 ghz串/并化器应用于1000base-x光纤接口。每个收发器支持cat5双绞线100base-tx、1000base-t全双工或半双工以太网、cat3/4/5电缆10base-t全双工或半双工以太网，支持ieee 100base-fx光纤网络。同时，每个端口支持pecl（the php extension community library）接口应用于100base-fx，fefi(far-end fault indication)远距离错误指示，集成数字自适应均衡器、回声消除器和串扰消除器，自动mdi/mdix切换，用户配置port-by-port独立mac接口，支持ieee 802.3u 自动协商，软件可编程led模式，两线串行接口和mdc/mdio，crc校验和包计数器，包生成器，自动校正mac接口输出。
1.5 电源方案实现
根据数据处理板内电压种类和各芯片上电顺序需求分析以及提供的电源情况，电源设计方案如图5所示。
板上功耗最大的为80hcps1848芯片，其所需的电源有1 v、1.2 v、3.3 v。1 v由ltm4620和tps74801drct提供，1.2 v由ltm4620提供，3.3 v由3.5 v经ltm4620提供。ltm4620输入电压范围为4.5 v~16 v，输出范围0.6 v~5.3 v，可实现单端26 a、双端13 a电流输出。tps74801drct输出电压可调，电流1.5 a。
dsp所需电源有1 v、1.5 v、1.8 v。1 v直接由ucd9222＋ucd7242提供。1.5 v和1.8 v由5 v经ltm4620提供。dsp有上电时序要求，ucd9222+ucd7242通过软件控制4片dsp的上电时序，每个延时2 ms启动，内核电压上电完成后，再上1.8 v和1.5 v，1.8 v和1.5 v通过ltm4620芯片的track脚的容值不同来调整，同时，也将run脚拉到cpld，由前级power good来推动后级的使能。
对电源要求较高的adc、pll供电，均用ldr（low dropout regulator）提供。
1.6 时钟方案实现
图6为时钟方案图，dsp所需的时钟有100 mhz、156.25 mhz。156.25 mhz时钟由125m晶振通过max3638提供，而3个100 mhz时钟则由外部100 mhz晶振通过cy2dl1504zxit提供。cpld、phy、fpga配置所需25 mhz时钟，由外部晶振经过驱动器cy23ep05提供。rapidio数据交换芯片所需的156.25 mhz时钟由25 mhz外部时钟通过cdcm61004得到。fpga芯片所需的时钟有23.04 mhz、100 mhz和125 mhz，23.04 mhz由外部时钟提供，100 mhz和125 mhz时钟由25 mhz外部时钟通过ics844n255akilft提供。
1.7 复位电路
为了使电路可靠工作，复位电路特别重要，本电路板设计了上电复位、看门狗复位和芯片单独复位3种复位模式，图7为复位电路框图。上电复位是整板硬复位，使用专用复位芯片max811、控制逻辑配合实现；第二种看门狗复位，由dsp给cpld喂狗[9]，cpld内部做计时器，一旦异常，产生复位脉冲，给板内所有器件复位（包括dsp）。这种复位方式可通过脉宽控制进行调整：由dsp给cpld喂狗，cpld计时，一旦异常，由cpld给复位芯片送出复位脉冲，复位芯片产生复位信号送给cpld，cpld将复位信号分发给整板，对所有器件进行复位；第三种通过dsp给cpld写寄存器，由cpld独立复位各个芯片。
max811芯片内部自带上电复位时间控制，芯片产生的复位信号送入控制逻辑cpld，由cpld控制复位板上所有芯片，其最小140 ms的复位时间可保证可靠地复位整个系统。手动复位由板上提供的按钮以及max811内建的施密特整形电路及延时输出电路，外加cpld共同实现。看门狗复位，由cpld内建看门狗控制逻辑，配合max811共同完成看门狗功能。芯片单独复位则是通过板内控制单元（cpu）通过写cpld提供的复位控制寄存器的方式，实现各芯片单独复位。
2 结束语 基于4×dsp（8核dsp tms320c6678）+fpga架构设计的数据处理模块具有高速信号处理能力和高带宽的数据输入输出接口，处于国内领先地位，可用于高性能数据处理、信号处理、图像处理等场合。在设计中采用了宽温、低功耗的dsp，使其具有高可靠性、低功耗、高密度、耐振动性以及宽温度工作范围的特性，可广泛用于航空设备、车载设备、恶劣条件下工作的特种设备，大大提高设备的稳定性和数据处理性能。
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0 引言 随着数字信号处理器(digital signal processor，dsp)和现场可编程门阵列器件(field-programmable gate array，fpga)的发展，dsp+fpga架构在数据及信号处理系统中的应用愈来愈广泛。传统的dsp芯片一般采用冯-诺依曼(von neumann)结构或某种类型扩展，此种结构本质上是串行的，当遇到需要处理的数据量大且处理速度高，但对运算结构相对较简单的底层信号处理算法来说显不出优点，适合采用fpga硬件实现。因此，采用dsp+fpga架构的系统可以将二者优点结合起来，兼顾速度和灵活性，既满足底层信号处理要求，又满足高层信号处理要求。
德州仪器(ti)推出tms320c66x系列最新数字信号处理器tms320c6678与 tms320tci6609，是目前具有最高定/浮点运算能力的一代数字信号处理器，为开发人员带来业界性能最高、功耗最低的dsp。ti tms320c6678多核dsp非常适合需要超高性能、低功耗以及简单可编程性场合的应用。ti不但为hpc（high performance computing）提供免费优化库，无需花费时间优化代码，即可便捷地实现最高性能，而且还支持c语言与openmp等标准编程语言，因此开发人员可便捷地移植应用，启动c66x多核dsp的开发[1]，充分发挥低功耗与高性能优势。为了满足超高数据处理性能、低功耗以及简单可编程性场合的应用，设计了一款基于ti8核高性能dsp 芯片tms320c6678和xilinx公司fpga芯片xc5vsx95t的数据处理电路模块，在6 u尺寸的模块上设计了4片高性能dsp，定点运算处理能力可达1 280 gmac，浮点运算处理能力可达640 gflop，并设计了大容量ddr3内存（每片dsp内存为1 gb，共4 gb）和2 gb的固态存储，使得其可实现高性能、高数据吞吐量的定点/浮点运算。
模块设计了大吞吐量的串行rapidio(serial rapid io，srio)和千兆以太网，对外与其他模块进行数据通信，数据带宽达60 gb/s，使得大数据量的输入、大数据量处理和输出成为现实。
1 电路总体设计 数据处理模块的电路总体设计基于4×dsp+fpga架构，电路总体设计框图如图1所示。
从功能上看，数据处理模块可分为dsp小系统、fpga模块、rapidio数据交换模块[2]、以太网模块、ad转换模块、各电平转换模块及其他电源、时钟和控制逻辑等辅助电路，加上dsp、fpga等必要的驱动程序和板内的控制逻辑，形成一个完整的、一体化的数字系统硬件平台。
1.1 dsp小系统
dsp小系统主要包含：dsp芯片组、ddr3内存、flash数据存储、rs232接口、srio接口、spi(setial peripheral interface)接口。
如图1所示，第一个dsp小系统作为主系统，其他3个dsp系统作为从系统。4片dsp之间的通讯如下：在启动过程中，从dsp给主dsp送1个gpio（general purpose input/output）信号，通过电平方式表示已经启动起来。系统启动后，从dsp的信息通过srio发送给主dsp。j30j-31为调试接口，对外提供dsp的jtag（joint test action group）口（板内成菊花链[3]）、串口、4个控制led灯的gpio口以及cpld、fpga的jtag加载口。4个dsp的jtag形成菊花链[4]，连到调试接口j30j-31上。同时，4个dsp的串口都连到调试接口上方便调试，该模块设计只用主dsp的串口。两个dsp之间，用超链接（hyperlink）进行通讯[1]。
1.1.1 dsp
电路设计采用4片ti公司的tms320c6678芯片，配合外围时钟、复位、ddr3、flash等，为整个模块提供数字处理平台。tms320c6678芯片为高性能八核数字信号处理器，外频采用100 mhz，内核主频为1 ghz，采用扩展温度型号，工作温度-40 ℃~+100 ℃。该芯片内部集成8个c66x corepac dsps的核，每个核工作在1 ghz。在c66x 器件上，通过扩展simd(single instruction multiple data)指令的宽度，提高了向量处理能力，可以处理128 bit的向量指令[1]。例如，qmpy32 指令可以执行两个32 bit数据向量的元素对元素相乘。
c66xdsp对浮点操作也支持simd。增强的向量处理能力加上原有的指令并行等级，dsp 程序员通过应用ti的c/c＋＋优化编译器可以开发出更高级的并行代码。每个核具有独立的32 k数据一级cache和32 k指令一级cache，共享512 k二级cache。c66xdsp存储单元接口支持ddr3 emif64内存, 控制单元片内共享4 096 k sram存储空间，支持高速串行接口，包括1路srio接口、两路pcie接口、两路sgmii(serial gigabit media independent interface)以太网接口等。c66xdsp支持其他低速接口如uart(universal asynchronous receiver/transmitter)串口，24位寻址宽度的mif16并行总线、spi、i2c、gpios等。
1.1.2 ddr3内存
每片dsp设计采用4片mt41j128m16ha并联，提供64 bit数据位宽，共1 gb容量。mt41j128m16ha是micro公司生产的ddr3 sdram，规格为16 meg×16×8 banks，单片16位宽度，256 mb容量。
1.1.3 flash数据存储
flash数据存储采用spansion公司s29gl01g flash芯片，16位宽度128 mb字节空间。一部分空间放置boot，主要用作存放操作系统的代码以及用户代码、用户配置和用户数据。通过cpld控制存储系统的启动程序、系统程序和用户程序。dsp只能提供24位地址线，flash所需的高两位地址线通过cpld来扩展。cpld采用lattice公司的lcmxo2280c芯片，在dsp和其他芯片通讯间实现电平转换功能。
1.1.4 rs232接口
采用2片max3232作为rs232接口电平转换芯片，共提供4路rs232接口。dsp和链接器之间连接max3232芯片，完成ttl/cmos电平的uart信号转换成标准的rs232信号输出和标准的rs232信号转换成ttl/coms电平输入。
1.1.5 srio和spi接口
srio接口通过80hcps1848芯片进行数据交换，实现与fpga、3个从dsp及客户板通讯。spi接口实现对ad9516的配置，给adc提供可变的参考时钟。
1.2 fpga模块
fpga模块主要用做高速adc的算法处理，包含ddr2、srio、高速adc、rs422接口、jtag/io等接口部分。fpga模块如图2所示。
1.2.1 fpga
fpga模块设计采用xilinx公司fpga芯片xc5vsx95t。xc5vsx95t是xilinx公司的virtex-5 sxt系列fpga器件，带有高级串行连接的信号处理逻辑，相对其他系列拥有更丰富的dsp资源。芯片xc5vsx95t有逻辑模块160×54，最大ram模块1 120 kb，dsp48e 640个，cmt时钟管理6个rocketio，gtp 16个，总iobank 20个，最大使用io数680个[5]。本电路采用1.2～3.3 v i/o操作电压，14 720 slices，19个bank，640个用户io，1pcie，4 mac，16个gtp，配合外围时钟、复位、fpga启动加载电路等，为整个模块提供逻辑算法。
1.2.2 数据缓存电路
数据缓存电路由2片micron公司的mt47h128m16-sdram芯片构成，单片容量2 gb(16 m×16 bit×8 bank)，共512 mb ddr2。该内存芯片14 bit行地址，10 bit列地址，1.8 v供电，最高频率800 mhz，支持突发读写或者突发读单写，支持自刷新，64 ms内刷新8 192次[6]，挂在fpga上为系统提供数据缓存、协助系统完成多路控制等功能。
1.2.3 rs422接口
采用2片max3076完成rs422电平转换，提供2路rs422通信接口，支持单通道全双工，16 mb/s，3.3 v工作电压，带15 kv esd(electro-static discharge)保护。
1.2.4 jtag接口
jatg信号直接由fpga引出到连接器j30j-31，作为调试及客户指示灯接口。
1.3 rapidio模块
rapidio模块为4个dsp及fpga提供数据交换，同时，对外提供6个x4端口，使整个系统能够通过srio数据交换实现通讯。rapidio模块电平转换功能如图3所示。
选用idt公司的rapidio数据交换芯片80hcps18-48crmi完成数据电平转换。该芯片是一款高性能rapidio交换芯片，符合串行rapidio2.1 协议要求[2]，拥有48路srio端口，可配置为12×4、18×2、18×1的端口工作方式，传输速率可为1.25 gbaud、2.5 gbaud、3.125 gbaud、5.0 gbaud或 6.25 gbaud；芯片内部交换带宽达到240 gb/s，提供无阻塞的全双工交换能力，可配置为短潜伏期（latency）的直通转发(cut-through)或存储转发（store-and-forward）数据流，最大可支持40个同时多点传送（multicast）和发送传递信号（broadcast），同时具有全局路由或本地端口路由。该芯片内核电压1.0 v，io电压3.3 v，串/并化器电压1.2 v[7]。
1.4 以太网模块
图1中每个dsp均可通过以太网同计算机通信，完成输入输出测试功能。以太网模块如图4所示。
电路设计用mavell公司的phy芯片88e1145。该芯片是一款4端口千兆以太网收发器[8]，支持gmii、tbi、rgmii、rtbi以及sgmii接口，有4个rgmii时钟模式，1.25 ghz串/并化器应用于1000base-x光纤接口。每个收发器支持cat5双绞线100base-tx、1000base-t全双工或半双工以太网、cat3/4/5电缆10base-t全双工或半双工以太网，支持ieee 100base-fx光纤网络。同时，每个端口支持pecl（the php extension community library）接口应用于100base-fx，fefi(far-end fault indication)远距离错误指示，集成数字自适应均衡器、回声消除器和串扰消除器，自动mdi/mdix切换，用户配置port-by-port独立mac接口，支持ieee 802.3u 自动协商，软件可编程led模式，两线串行接口和mdc/mdio，crc校验和包计数器，包生成器，自动校正mac接口输出。
1.5 电源方案实现
根据数据处理板内电压种类和各芯片上电顺序需求分析以及提供的电源情况，电源设计方案如图5所示。
板上功耗最大的为80hcps1848芯片，其所需的电源有1 v、1.2 v、3.3 v。1 v由ltm4620和tps74801drct提供，1.2 v由ltm4620提供，3.3 v由3.5 v经ltm4620提供。ltm4620输入电压范围为4.5 v~16 v，输出范围0.6 v~5.3 v，可实现单端26 a、双端13 a电流输出。tps74801drct输出电压可调，电流1.5 a。
dsp所需电源有1 v、1.5 v、1.8 v。1 v直接由ucd9222＋ucd7242提供。1.5 v和1.8 v由5 v经ltm4620提供。dsp有上电时序要求，ucd9222+ucd7242通过软件控制4片dsp的上电时序，每个延时2 ms启动，内核电压上电完成后，再上1.8 v和1.5 v，1.8 v和1.5 v通过ltm4620芯片的track脚的容值不同来调整，同时，也将run脚拉到cpld，由前级power good来推动后级的使能。
对电源要求较高的adc、pll供电，均用ldr（low dropout regulator）提供。
1.6 时钟方案实现
图6为时钟方案图，dsp所需的时钟有100 mhz、156.25 mhz。156.25 mhz时钟由125m晶振通过max3638提供，而3个100 mhz时钟则由外部100 mhz晶振通过cy2dl1504zxit提供。cpld、phy、fpga配置所需25 mhz时钟，由外部晶振经过驱动器cy23ep05提供。rapidio数据交换芯片所需的156.25 mhz时钟由25 mhz外部时钟通过cdcm61004得到。fpga芯片所需的时钟有23.04 mhz、100 mhz和125 mhz，23.04 mhz由外部时钟提供，100 mhz和125 mhz时钟由25 mhz外部时钟通过ics844n255akilft提供。
1.7 复位电路
为了使电路可靠工作，复位电路特别重要，本电路板设计了上电复位、看门狗复位和芯片单独复位3种复位模式，图7为复位电路框图。上电复位是整板硬复位，使用专用复位芯片max811、控制逻辑配合实现；第二种看门狗复位，由dsp给cpld喂狗[9]，cpld内部做计时器，一旦异常，产生复位脉冲，给板内所有器件复位（包括dsp）。这种复位方式可通过脉宽控制进行调整：由dsp给cpld喂狗，cpld计时，一旦异常，由cpld给复位芯片送出复位脉冲，复位芯片产生复位信号送给cpld，cpld将复位信号分发给整板，对所有器件进行复位；第三种通过dsp给cpld写寄存器，由cpld独立复位各个芯片。
max811芯片内部自带上电复位时间控制，芯片产生的复位信号送入控制逻辑cpld，由cpld控制复位板上所有芯片，其最小140 ms的复位时间可保证可靠地复位整个系统。手动复位由板上提供的按钮以及max811内建的施密特整形电路及延时输出电路，外加cpld共同实现。看门狗复位，由cpld内建看门狗控制逻辑，配合max811共同完成看门狗功能。芯片单独复位则是通过板内控制单元（cpu）通过写cpld提供的复位控制寄存器的方式，实现各芯片单独复位。
2 结束语 基于4×dsp（8核dsp tms320c6678）+fpga架构设计的数据处理模块具有高速信号处理能力和高带宽的数据输入输出接口，处于国内领先地位，可用于高性能数据处理、信号处理、图像处理等场合。在设计中采用了宽温、低功耗的dsp，使其具有高可靠性、低功耗、高密度、耐振动性以及宽温度工作范围的特性，可广泛用于航空设备、车载设备、恶劣条件下工作的特种设备，大大提高设备的稳定性和数据处理性能。
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