PCB设计经验技巧有什么帮助
1、pcb板各层的含义是什么？
topoverlay ----顶层器件名称， 也叫 top silkscreen 或者 top component legend， 比如 r1 c5， ic10.
bottomoverlay----同理
multilayer-----如果你设计一个4层板，你放置一个 free pad or via， 定义它作为multilay 那么它的pad就会自动出现在4个层 上，如果你只定义它是top layer， 那么它的pad就会只出现在顶层上。
2、对于全数字信号的pcb，板上有一个80mhz的钟源。除了采用丝网（接地）外，为了保证有足够的驱动能力，还应该采用什么样的电路进行保护？
确保时钟的驱动能力，不应该通过保护实现，一般采用时钟驱动芯片。一般担心时钟驱动能力，是因为多个时钟负载造成。采用时钟驱动芯片，将一个时钟信号变成几个，采用点到点的连接。选择驱动芯片，除了保证与负载基本匹配，信号沿满足要求（一般时钟为沿有效信号），在计算系统时序时，要算上时钟在驱动芯片内时延。
3、2g以上高频pcb设计，走线，排版，应重点注意哪些方面？
2g以上高频pcb属于射频电路设计，不在高速数字电路设计讨论范围内。而射频电路的布局（layout）和布线（routing）应该和原理图一起考虑的，因为布局布线都会造成分布效应。（迈威科技高速pcb设计培训开班了！一线工程师讲师手把手教授，帮助学员从零开始快速学习cadence orcad/allegro 设计基础技能）而且，射频电路设计一些无源器件是通过参数化定义，特殊形状铜箔实现，因此要求eda工具能够提供参数化器件，能够编辑特殊形状铜箔。
mentor公司的boardstation中有专门的rf设计模块，能够满足这些要求。而且，一般射频设计要求有专门射频电路分析工具，业界最著名的是agilent的eesoft，和mentor的工具有很好的接口。
4、27m，sdram时钟线（80m-90m），这些时钟线二三次谐波刚好在vhf波段，从接收端高频窜入后干扰很大。除了缩短线长以外，还有那些好办法？
如果是三次谐波大，二次谐波小，可能因为信号占空比为50%，因为这种情况下，信号没有偶次谐波。这时需要修改一下信号占空比。
此外，对于如果是单向的时钟信号，一般采用源端串联匹配。这样可以抑制二次反射，但不会影响时钟沿速率。源端匹配值，可以采用下图公式得到。
5、请推荐一种适合于高速信号处理和传输的eda软件。
常规的电路设计，innoveda 的 pads 就非常不错，且有配合用的仿真软件，而这类设计往往占据了70%的应用场合。在做高速电路设计，模拟和数字混合电路，采用cadence的解决方案应该属于性能价格比较好的软件，当然mentor的性能还是非常不错的，特别是它的设计流程管理方面应该是最为优秀的。
6、怎样通过安排迭层来减少emi问题？
首先，emi要从系统考虑，单凭pcb无法解决问题。
层叠对emi来讲，我认为主要是提供信号最短回流路径，减小耦合面积，抑制差模干扰。另外地层与电源层紧耦合，适当比电源层外延，对抑制共模干扰有好处。
7、如果用单独的时钟信号板，一般采用什么样的接口，来保证时钟信号的传输受到的影响小？
时钟信号越短，传输线效应越小。采用单独的时钟信号板，会增加信号布线长度。而且单板的接地供电也是问题。如果要长距离传输，建议采用差分信号。lvds信号可以满足驱动能力要求，不过您的时钟不是太快，没有必要。
8、什么是走线的拓扑架构？
topology，有的也叫routing order.对于多端口连接的网络的布线次序。
9、怎样调整走线的拓扑架构来提高信号的完整性？
这种网络信号方向比较复杂，因为对单向，双向信号，不同电平种类信号，拓朴影响都不一样，很难说哪种拓朴对信号质量有利。而且作前仿真时，采用何种拓朴对工程师要求很高，要求对电路原理，信号类型，甚至布线难度等都要了解。
10、2g以上高频pcb设计，微带的设计应遵循哪些规则？
射频微带线设计，需要用三维场分析工具提取传输线参数。所有的规则应该在这个场提取工具中规定。
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multilayer-----如果你设计一个4层板，你放置一个 free pad or via， 定义它作为multilay 那么它的pad就会自动出现在4个层 上，如果你只定义它是top layer， 那么它的pad就会只出现在顶层上。
2、对于全数字信号的pcb，板上有一个80mhz的钟源。除了采用丝网（接地）外，为了保证有足够的驱动能力，还应该采用什么样的电路进行保护？
确保时钟的驱动能力，不应该通过保护实现，一般采用时钟驱动芯片。一般担心时钟驱动能力，是因为多个时钟负载造成。采用时钟驱动芯片，将一个时钟信号变成几个，采用点到点的连接。选择驱动芯片，除了保证与负载基本匹配，信号沿满足要求（一般时钟为沿有效信号），在计算系统时序时，要算上时钟在驱动芯片内时延。
3、2g以上高频pcb设计，走线，排版，应重点注意哪些方面？
2g以上高频pcb属于射频电路设计，不在高速数字电路设计讨论范围内。而射频电路的布局（layout）和布线（routing）应该和原理图一起考虑的，因为布局布线都会造成分布效应。（迈威科技高速pcb设计培训开班了！一线工程师讲师手把手教授，帮助学员从零开始快速学习cadence orcad/allegro 设计基础技能）而且，射频电路设计一些无源器件是通过参数化定义，特殊形状铜箔实现，因此要求eda工具能够提供参数化器件，能够编辑特殊形状铜箔。
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4、27m，sdram时钟线（80m-90m），这些时钟线二三次谐波刚好在vhf波段，从接收端高频窜入后干扰很大。除了缩短线长以外，还有那些好办法？
如果是三次谐波大，二次谐波小，可能因为信号占空比为50%，因为这种情况下，信号没有偶次谐波。这时需要修改一下信号占空比。
此外，对于如果是单向的时钟信号，一般采用源端串联匹配。这样可以抑制二次反射，但不会影响时钟沿速率。源端匹配值，可以采用下图公式得到。
5、请推荐一种适合于高速信号处理和传输的eda软件。
常规的电路设计，innoveda 的 pads 就非常不错，且有配合用的仿真软件，而这类设计往往占据了70%的应用场合。在做高速电路设计，模拟和数字混合电路，采用cadence的解决方案应该属于性能价格比较好的软件，当然mentor的性能还是非常不错的，特别是它的设计流程管理方面应该是最为优秀的。
6、怎样通过安排迭层来减少emi问题？
首先，emi要从系统考虑，单凭pcb无法解决问题。
层叠对emi来讲，我认为主要是提供信号最短回流路径，减小耦合面积，抑制差模干扰。另外地层与电源层紧耦合，适当比电源层外延，对抑制共模干扰有好处。
7、如果用单独的时钟信号板，一般采用什么样的接口，来保证时钟信号的传输受到的影响小？
时钟信号越短，传输线效应越小。采用单独的时钟信号板，会增加信号布线长度。而且单板的接地供电也是问题。如果要长距离传输，建议采用差分信号。lvds信号可以满足驱动能力要求，不过您的时钟不是太快，没有必要。
8、什么是走线的拓扑架构？
topology，有的也叫routing order.对于多端口连接的网络的布线次序。
9、怎样调整走线的拓扑架构来提高信号的完整性？
这种网络信号方向比较复杂，因为对单向，双向信号，不同电平种类信号，拓朴影响都不一样，很难说哪种拓朴对信号质量有利。而且作前仿真时，采用何种拓朴对工程师要求很高，要求对电路原理，信号类型，甚至布线难度等都要了解。
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