一文详解Spartan-6系列IO Tile结构
1. 什么是i/o tile？
对spartan-6系列fpga来说，一个io tile包括2个iob、2个ilogic、2个ologic、2个iodelay。
图 1spartan-6系列io tile结构图
图 2spartan-6 fpga i/o banks
1.1. iob结构介绍
每个iob包含了输入、输出、三态驱动器；这些驱动器可以配置为不同的电平标准如lvttl、lvcmos等；差分io会用到1个io tile里的两个iob。
每个iob都被直接连接到了ilogic和ologic，ilogic和ologic可以被配置成iserdes或oserdes，。
图 3基本iob结构图
1.1.1. iob内部终端电阻
高速io电平标准的使用可以优化电平转换特性和信号完整性，在高速io电平标准中往往需要使用终端电阻。终端电阻的位置应该距离接收器越近越好。
spartan-6 fpga为差分io和单端io提供了片内终端电阻，这个终端电阻位于iob内部，使用这些终端电阻，可以避免fpga外部再引脚处再接电阻。
差分io的终端电阻
spartan-6系列为差分io提供了100ω的终端电阻，差分引脚的终端电阻可以通过约束文件使之使能或不使能。
图 4差分引脚使能终端电阻
图 5差分引脚不使能终端电阻
单端引脚终端电阻
单端引脚的输入终端电阻和输出阻抗都是可编程控制的，如下图所示：左边fpga的输出使能了50ω的输出阻抗，右边的fpga使能了输入50%分压电阻；在高速接口应用中，使能输出阻抗可以减少电磁反射，spartan-6系列fpga输出阻抗可选值为none、25ω、50ω、75ω；输入阻抗可设置为25%、50%、75%分压。
图 6单向sstl接口使用片上终端电阻
1.1.2. iob内部可例化的原语
iob内部有多种输入输出缓冲资源（buffer resource），他们可以原语的形式调用，在spartan-6系列里，单端io标准的原语如下5个：
1.1.3. iob内可用io电平标准
iob支持多种电平标准，用户可以自由灵活地为自己的设计选择合适的io电平标准，spartan-6系列支持的io电平标准如下
1.1.4. fpga配置后未使用引脚状态/strong》
在默认情况下，在fpga配置完成后，所有未使用的引脚将被配置成输入，并在iob内部经下拉电阻接地，这种未使用引脚在配置后的状态可以通过unusedpin bitgen option进行设定。
1.2. selectio 的逻辑资源
selectio的逻辑资源包括基本资源和高级资源，其中，基本资源包括：
combinatorial input/output，组合输入/输出
3-state output control，三态输出控制
registered input/output，寄存器输入输出
registered 3-state output control，寄存器三态输出控制
double data rate （ddr） input/output，双倍数据率输入输出
ddr output 3-state control，双倍数据率三态输出控制
高级资源包括：
iodelay2，为用户提供精准的延时控制
none， c0， and c1 output ddr mode，输出双倍数据输出
none， c0， and c1 input ddr mode，输入双倍数据输入
iserdes，输入串并转换
oserdes，输出并串转换
selection逻辑资源被组合在一个io tile内部，如下图所示，在单端模式中，master i/o buffer驱动p pad，slave i/o buffer驱动n pad；在差分模式中，master i/o buffer和slave i/o buffer组合起来使用，可以完成串并或者并串转换。
图 7一个i/otile里的selectio逻辑资源
1.3. selection资源中可用的时钟资源
所有io的数据采集和转换（包括串并转换和并串转换）、ddr传输等都需要一个内部sdr时钟，为了实现这些功能，i/o接口tile需要一个本地的时钟倍频器来获取sdr时钟。
进行ddr传输的倍频器需要两个输入时钟，这两个输入时钟必须是下面三种情况之一：
一个全局时钟和它的局部（io接口资源里）取反时钟
两个相位相差180°的全局时钟
两个相位相差180°的i/o时钟
图 8io接口逻辑的时钟资源
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每个iob包含了输入、输出、三态驱动器；这些驱动器可以配置为不同的电平标准如lvttl、lvcmos等；差分io会用到1个io tile里的两个iob。
每个iob都被直接连接到了ilogic和ologic，ilogic和ologic可以被配置成iserdes或oserdes，。
图 3基本iob结构图
1.1.1. iob内部终端电阻
高速io电平标准的使用可以优化电平转换特性和信号完整性，在高速io电平标准中往往需要使用终端电阻。终端电阻的位置应该距离接收器越近越好。
spartan-6 fpga为差分io和单端io提供了片内终端电阻，这个终端电阻位于iob内部，使用这些终端电阻，可以避免fpga外部再引脚处再接电阻。
差分io的终端电阻
spartan-6系列为差分io提供了100ω的终端电阻，差分引脚的终端电阻可以通过约束文件使之使能或不使能。
图 4差分引脚使能终端电阻
图 5差分引脚不使能终端电阻
单端引脚终端电阻
单端引脚的输入终端电阻和输出阻抗都是可编程控制的，如下图所示：左边fpga的输出使能了50ω的输出阻抗，右边的fpga使能了输入50%分压电阻；在高速接口应用中，使能输出阻抗可以减少电磁反射，spartan-6系列fpga输出阻抗可选值为none、25ω、50ω、75ω；输入阻抗可设置为25%、50%、75%分压。
图 6单向sstl接口使用片上终端电阻
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1.1.3. iob内可用io电平标准
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1.1.4. fpga配置后未使用引脚状态/strong》
在默认情况下，在fpga配置完成后，所有未使用的引脚将被配置成输入，并在iob内部经下拉电阻接地，这种未使用引脚在配置后的状态可以通过unusedpin bitgen option进行设定。
1.2. selectio 的逻辑资源
selectio的逻辑资源包括基本资源和高级资源，其中，基本资源包括：
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registered input/output，寄存器输入输出
registered 3-state output control，寄存器三态输出控制
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