新的定点DSP系列提供并行信号的高性能处理
adsp-21csp01是新推出的adi系列16位定点数字信号处理器的第一个成员，专为快速有效地处理多个信号而设计，并有效地处理以高速写入的编译代码等级语言。其核心设计允许在c中编写和调试更多软件，简化了定点dsp应用的开发，加快了产品和系统设计人员的产品上市时间。同步语音数据调制解调器，蜂窝基站和计算机电话系统等应用受益于dsp吞吐量的提高，芯片数量的减少以及更快的上市时间。
其新设计的架构（图1） ）包括由大量通用数据寄存器支持的算术部分;数据地址生成部分，由两个地址生成器组成;以及由64字指令缓存支持的程序定序器。该核心由一个充足的20千字节片上sram增强，配置为4 k×24程序存储器ram和4 k×16数据存储器ram，一个16位dma（直接存储器访问）端口，两个串行端口dma和启动控制器。这些特性与adsp-21csp01和24位地址总线的50 mips（每秒百万条指令）性能相结合，可提供同时处理多个信号所需的处理能力和i / o带宽。
并发信号处理
不可避免的趋势是推动信号处理系统实现更小尺寸，更低成本，更低功耗和更高性能 - 并且它们正在显着影响dsp架构的方向。新的高性能处理器必须能够执行以前需要多个处理器的任务（图2）。
更重要的是，新兴的应用程序，如同时处理调制解调器/传真信号以及语音信号的语音数据调制解调器，要求dsp处理并发信号。
<为实现这一目标，dsp必须能够处理大型程序和数据存储空间，其大小足以存储应用程序所需的所有算法的程序指令和数据。 dsp还必须具有足够的速度和效率来执行多种算法并实时执行应用程序的多项任务。此外，为了适应应用中使用的多个信号，dsp还必须具有多个i / o端口，以及dma通道，以便在不中断处理器的情况下将数据流入和流出dsp的内部存储器（图3）。
一个强大的解决方案是adsp-21csp01并发信号处理器。凭借其50-mips指令速率，高度并行指令集，可在单个周期内执行多项操作（550 mops），24位地址可访问多达16 m字的指令和数据，高i / o带宽和dma通道 - 它可以容纳来自编解码器（或多个编解码器）的多个信号，并且可以实时处理多个任务。
架构细节
adsp-21csp01的运算部分包括一个16位算术/逻辑单元（alu）和一个16×16位乘法器/累加器（mac），双40位累加器和桶形移位器。单周期非流水线运算单元彼此独立运行，并具有多精度运算的条件。 21csp内核共有96个片内寄存器，包括64个寻址寄存器和32个算术寄存器，包括两组乘法结果寄存器。两组数据寄存器为算术单元提供数据操作数并存储算术结果。任何数据寄存器都可用于向任何算术单元提供数据操作数。这种高度的灵活性简化了编程，并提高了使用高级语言实现的系统的效率。主存储区和副存储区中数据寄存器的排列简化了任务切换，因为在寄存器组之间切换只需一个周期。
adsp-21csp01的地址发生器允许访问数据使用地址（i）寄存器和 modify （m）寄存器或立即修改值进行间接寻址。这些寄存器中的16组布置在主库和副库中。可以在更新前和更新后模式中（即，在地址被输出到地址总线之前和之后）执行地址的更新。零开销循环指令可以嵌套多达五个级别，可以生成快速，高效和紧密编码的循环。
为了支持循环缓冲区的自动维护（绝对最少的指令），地址生成器也可以使用一组长度（l）寄存器和 base （b）寄存器。可以维护多达16个循环缓冲区（8个带有主寄存器，8个带有辅助寄存器） - 在每个存储器位置都有一个起始地址。同时维护多个循环缓冲区的能力是同时处理多个信号的关键优势，因为与每个信号相关联的数据集需要驻留在其自己的缓冲区中。此外，处理单个信号的算法可能需要几个循环缓冲区。当要处理并发信号时，此要求会成倍增加。使用专用于每个循环缓冲区的地址生成器，不需要额外的处理时间来将指针值交换进地址寄存器。
程序定序器与64字指令高速缓存一起使用，以维持三总线性能，以获取指令和两个数据值。高速缓存是选择性的：只缓存其提取与程序存储器数据访问冲突的指令。这允许全速执行核心循环操作，例如数字滤波器乘法累加和fft蝶形处理。
实时有效处理多个信号的另一个重要方面是中断延迟。 adsp-21csp01可在最短的时间内响应外部和内部中断。这是一个非常重要的因素，因为对外部信号的响应时间对于实时性能至关重要。
统一存储空间
改进的哈佛架构是dsp的关键特性，允许在一个周期中获取两个数据字以及下一条指令。这种三总线性能使dsp与其他微处理器和risc处理器区别开来。传统上，dsp存储器已配置为两个独立的空间，以支持哈佛架构。这两个存储器部分提供双操作数提取所需的效率，但代价是灵活性。例如，dsp可能具有总共8k字的存储器，其被布置为两个单独的4-k字块。但是，特定应用程序可能需要总共8个k字 - 部署为6-k字程序部分和2-k字数据部分。 dsp的内存空间有足够的总内存，但不是所需的配置。结果是需要外部存储器来弥补差异。
adsp-21csp01通过在统一的非专用地址空间中提供内存来消除此问题。该存储器是多端口，以便在一个周期内提供两个数据操作数 - 具有最佳的灵活性。存储器的任何部分都可用于程序指令或存储在程序存储器或数据存储器中的数据。此内存配置还提供了高级语言（如c编译器）所需的额外灵活性。
开发工具
adsp-21csp01的架构创新伴随着新的进步在开发工具中。在windows 95下运行的集成开发环境（ide）允许定义一个项目，其中组装，链接和项目构建只需一步即可完成。环境菜单允许用户指定汇编程序和链接程序选项，以消除较旧的命令行使用开关。 ide会记住用户首选项和设置，以及构成项目的文件的所有名称。初始ide设置后，可以快速执行代码生成和调试。
adsp-21csp01 ez- ice（在线仿真器，具有易于使用的microsoft windows界面）允许通过jtag串行边界扫描接口非侵入式访问内部处理器寄存器。 ez-ice由pc插件卡和小型连接探头组成，支持全速运行，最多30个软件断点，9个硬件中断范围，单步执行，寄存器修改和读取，以及程序和数据存储器上传/下载。
adsp-21csp01 ez-lab是一款pc插件开发系统，包括一个带模拟前端卡连接器的adsp-21csp01。 ez-lab板也可以在独立模式下运行，从板载eprom启动。软件包含在程序调试中。
高级语言编程
由于要求系统制造商更快地将产品推向市场，设计人员必须采用保持产品的方法。设计周期尽可能短。此外，算法和标准正在以越来越快的速度发生变化。通过使代码在不同平台之间更易于移植，可以简化代码创建和保留现有代码的开发方法为系统设计人员提供了关键的好处。高级语言（如ansi c）可以为大量且越来越多的熟练c程序员提供这种级别的简化代码生成和可传输性。
adsp-21csp01具有新的dsp内核，其中包括有效实现c编译器的关键架构特性。程序定序器支持pc相对跳转和调用。 pc相关功能简化了可重定位代码。大量寄存器和使用单个寄存器来存储在不同算术运算中使用的变量的灵活性提高了计算效率并确保了编译代码的最佳数据流。 c编译器不需要生成其他指令，以便将值保存到寄存器或从寄存器恢复值。地址生成器架构提供有效堆栈维护所需的功能。 c编译器可以操作帧指针并生成链表更少的指令。
总体而言，adsp-21csp01的架构特性允许c编译器生成的代码比早期的adi公司adsp-21xx系列高出三到五倍。
adsp-21csp01的存放采用160引脚pqfp封装，将于1996年中期投入生产。样品和开发工具的测试版将于春末上市。
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并发信号处理
不可避免的趋势是推动信号处理系统实现更小尺寸，更低成本，更低功耗和更高性能 - 并且它们正在显着影响dsp架构的方向。新的高性能处理器必须能够执行以前需要多个处理器的任务（图2）。
更重要的是，新兴的应用程序，如同时处理调制解调器/传真信号以及语音信号的语音数据调制解调器，要求dsp处理并发信号。
<为实现这一目标，dsp必须能够处理大型程序和数据存储空间，其大小足以存储应用程序所需的所有算法的程序指令和数据。 dsp还必须具有足够的速度和效率来执行多种算法并实时执行应用程序的多项任务。此外，为了适应应用中使用的多个信号，dsp还必须具有多个i / o端口，以及dma通道，以便在不中断处理器的情况下将数据流入和流出dsp的内部存储器（图3）。
一个强大的解决方案是adsp-21csp01并发信号处理器。凭借其50-mips指令速率，高度并行指令集，可在单个周期内执行多项操作（550 mops），24位地址可访问多达16 m字的指令和数据，高i / o带宽和dma通道 - 它可以容纳来自编解码器（或多个编解码器）的多个信号，并且可以实时处理多个任务。
架构细节
adsp-21csp01的运算部分包括一个16位算术/逻辑单元（alu）和一个16×16位乘法器/累加器（mac），双40位累加器和桶形移位器。单周期非流水线运算单元彼此独立运行，并具有多精度运算的条件。 21csp内核共有96个片内寄存器，包括64个寻址寄存器和32个算术寄存器，包括两组乘法结果寄存器。两组数据寄存器为算术单元提供数据操作数并存储算术结果。任何数据寄存器都可用于向任何算术单元提供数据操作数。这种高度的灵活性简化了编程，并提高了使用高级语言实现的系统的效率。主存储区和副存储区中数据寄存器的排列简化了任务切换，因为在寄存器组之间切换只需一个周期。
adsp-21csp01的地址发生器允许访问数据使用地址（i）寄存器和 modify （m）寄存器或立即修改值进行间接寻址。这些寄存器中的16组布置在主库和副库中。可以在更新前和更新后模式中（即，在地址被输出到地址总线之前和之后）执行地址的更新。零开销循环指令可以嵌套多达五个级别，可以生成快速，高效和紧密编码的循环。
为了支持循环缓冲区的自动维护（绝对最少的指令），地址生成器也可以使用一组长度（l）寄存器和 base （b）寄存器。可以维护多达16个循环缓冲区（8个带有主寄存器，8个带有辅助寄存器） - 在每个存储器位置都有一个起始地址。同时维护多个循环缓冲区的能力是同时处理多个信号的关键优势，因为与每个信号相关联的数据集需要驻留在其自己的缓冲区中。此外，处理单个信号的算法可能需要几个循环缓冲区。当要处理并发信号时，此要求会成倍增加。使用专用于每个循环缓冲区的地址生成器，不需要额外的处理时间来将指针值交换进地址寄存器。
程序定序器与64字指令高速缓存一起使用，以维持三总线性能，以获取指令和两个数据值。高速缓存是选择性的：只缓存其提取与程序存储器数据访问冲突的指令。这允许全速执行核心循环操作，例如数字滤波器乘法累加和fft蝶形处理。
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开发工具
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