JEDEC定义了应用广泛的三类DRAM标准
选择合适的存储器解决方案是满足目标系统对各种应用（从云计算和人工智能 (ai)，再到汽车和移动应用）的功能和性能要求的关键。双数据速率同步动态随机存取存储器 (ddr sdram) 或 dram 已成为现实的技术，因为它使用电容器作为存储元件来实现高密度和简单架构、低延迟和高性能、几乎无限的存取耐力和低功耗等多种优势。ddr dram 可以根据系统要求以不同的形式使用——在双列直插式存储器模块 (dimm) 上或作为分立 dram 解决方案中均可使用。ddr 分为三个主要类别，每个类别都有独特的功能，可帮助设计人员满足其目标片上系统 (soc) 的功耗、性能和面积要求。图 1 显示了不同的 ddr 类别及其目标应用场景：
图 1：jedec 定义了应用广泛的三类 dram 标准，以满足各种应用的设计要求 1
标准 ddr 面向服务器、云计算、网络、笔记本电脑、台式机和消费类应用，支持更宽的通道宽度、更高的密度和不同的形状尺寸。ddr4 是这一类别目前最常用的标准，支持高达 3200 mbps 的数据速率。ddr5 dram 的运行速度高达 6400 mbps，预计将在 2020 年问世。
2
移动 ddr (lpddr) 适用于对面积和功耗非常敏感的移动和汽车应用。lpddr 提供更窄的通道宽度和几种低功耗工作状态。lpddr4 和 lpddr4x 支持高达 4267 mbps 的数据速率，是该类别中的常用标准。最大数据速率为 6400 mbps 的 lpddr5 dram 预计将于 2020 年问世。
3
图形 ddr (gddr) 面向需要极高吞吐量的数据密集型应用程序，例如图形相关应用程序、数据中心加速和 ai。gddr 和高带宽存储器 (hbm) 是这一类型的标准。
每个标准都旨在提供高性能和容量，在运行时将功耗降至最低，并通过可靠性、可用性和可维护性 (ras) 功能以及纠错码 (ecc) 功能来提高通道的稳定性。 本文说明了 lpddr5 标准的主要功能。ddr5 的主要功能将在后续文章中介绍。 移动 ddr (lpddr) 概览 lpddr dram 提供了一种功耗显著降低的高性能解决方案，而降低功耗是平板电脑、智能手机和汽车等移动应用的重点要求。此类应用所需的 soc 倾向于在每个通道上使用更少的存储设备和更短的互连，而 lpddr dram 的运行速度比标准 ddr dram 快（例如，lpddr4/4x dram 的运行速度最高为 4267 mbps，而标准 ddr4 dram 的运行速度最高为 3200 mbps），所以能够提供更高的性能。但 lpddr dram 在此类设备中不使用，处于待机状态时，可以将它们置于低功耗状态，例如深度睡眠状态，或者可以使用动态频率调节 (dfs) 功能在较低频率下运行。因此，当存储通道待机时，存储控制器可以适时地使用这些低功耗功能来降低总功耗。 lpddr5 dram 使用动态电压调节 (dvs) 功能节省更多功耗，此时存储器控制器可以在通道待机期间降低 dram 的频率和电压。与普通的标准 ddr dram 通道（64 位宽）相比，lpddr dram 通道通常为 16 位或 32 位宽。与其他两个类别的 dram 世代一样，后继的每一个 lpddr 世代（lpddr5、lpddr4/4x、lpddr3、lpddr2、lpddr）都比其上一代产品具有更高的性能和更低的功耗。此外，任何两代 lpddr 都不彼此兼容。 lpddr5 主要功能 与 lpddr4/4x dram 相比，lpddr5 dram 支持高达 6400 mbps 的数据速率和在更低的工作电压（vdd 的 1.05/0.9v 和 i/o 的 0.5/0.35v）下支持更大的设备尺寸（每个通道 2gb 至 32gb）。表 1 显示了 lpddr5 和 lpddr4 dram 之间的比较：
lpddr5 dram lpddr4 dram
设备大小 2gb至32gb(每通道) 4、8和16 bank 设备 1k、2k 和 4k 页大小 2gb至16gb(每通道) 8 bank 设备 2k 页大小
速度 最高 6400 mbps 最高 4266 mbps
电压 1.8v dram 阵列 1.05v / 0.9v 内核 0.5v / 0.3 v i/o 1.8v dram 阵列 1.1v 内核 1.1v / 0.6v i/o
表格 1：lpddr5 对比 lpddr4/4x dram lpddr5 dram 可通过 dvs 支持两种内核和 i/o 电压：在较高频率下运行电压分别为 1.05v 和 0.5v，在较低频率下运行电压分别为 0.9v 和 0.3v。因此，lpddr5 dram 支持内核和 i/o 电压的 dvs。 lpddr5 的其他关键功能包括用于命令/地址 (c/a) 时钟 (ck) 的新型可扩展时钟架构，以简化 soc 时序收敛；灵活的 dram 存储库架构模式，可根据流量模式实现最佳性能；决策反馈均衡器 (dfe) 以增加 dram 上的写入数据的余量，写入 x 功能可以节省功耗，以及链接 ecc 以增强存储器通道 ras。以下部分将详细说明每个功能 用于简化时序收敛的新型可扩展时钟架构 c/a ck 通常以与所有先前 lpddr 标准（lpddr4/4x 及更早的标准）中的数据选通 (dqs) 相同的频率运行。这种时钟方案给 dram c/a 通道和 soc 时序收敛都带来了巨大压力，因为 ck 是存储器通道上 c/a 通道的参考，并且 soc 中的存储控制器通常以 ck 频率的一半，采用 dfi 1：2 比率模式在 ddr phy 接口上运行。例如，lpddr4/4x 的速度为 4267 mbps，ck 和 dqs 的运行频率为 2133 mhz，而 c/a 的数据速率为 2133 mbps，控制器时钟的运行频率为 1066 mhz。 这样的时钟方案无法以 lpddr5 速度扩展。因此，lpddr5 采用了新的时钟方案，其中 ck 以高于 3200 mbps 的速度，按照数据选通频率的四分之一运行，而以低于 3200 mbps 的速度，按照数据选通频率的一半运行。因此，即使在 6400 mbps 的速率下，该时钟方案也要求 ck 仅以 800 mhz 的频率运行。这样可以降低 c/a 的运行速度（以 1600 mbps 的速度运行，因为 c/a 可以在 lpddr5 的 ck 速率的上升端和下降端（例如 ddr 类型）上都进行转换），从而大大提高了 c/a 通道的余量。同样，ck 减速使 soc 不仅可以更有效地收敛时序，而且还可以提供更高的性能，因为控制器现在可以在 800 mhz 的 dfi 1：1 比率下工作。此外，lpddr5 不支持传统的双向数据选通架构，而是引入了两个单向数据选通：用于写入操作的写入时钟 (wck) 和用于读取操作的可选读取时钟 (rdqs)。系统可以选择无选通或单端选通来以较低的速度进行读取，同时节省功耗，当要想达到高速时，就需要采用差分选通 (rdqs/rdqs#)。 保证通道稳定性的单抽头 dfe 判决反馈均衡器 (dfe) 减少了对接收数据的符号间干扰 (isi)，从而提高了接收数据的余量。先前检测到的符号出现在正在检测的当前符号上，就会引发 isi。lpddr5 dram 将具有单抽头 dfe，以提高写入数据的余量，从而增强存储通道的稳定性。 write x 降低功耗 write x 是一种省电功能，允许系统将特定的位模式（例如全零模式）转变成连续的存储器位置，而无需切换通道上的 dq 位。 用于防止通道噪声引起的错误的 link ecc link ecc 可以恢复通道中发生的单比特传输错误。该数据与 ecc 一起由控制器发送到 lpddr5 dram，并且在接收到数据/ecc 后，dram 会生成 ecc 并检查接收到的 ecc 是否相同。在将数据写入存储器阵列之前，任何单比特错误都将得到纠正。因此，link ecc 是适合高速的强大 ras 功能，可防止通道噪声引起的错误。 突发长度为 16 或 32 拍的灵活存储库架构 lpddr5 dram 通过支持三种模式（bank-group 模式（4 个 bank，4 bank-group），8 bank 和 16 bank）而具有灵活的存储库架构，供用户根据其流量模式选择。bank-group 模式适用于高于 3200 mbps 的速度，并允许 16 和 32 拍的突发长度。8 bank 模式支持突发长度为 32 拍的所有速度，而 16 bank 模式则支持突发长度为 16 或 32 拍的 3200 mbps 以下的速度。 用于进一步节约功耗的 3 种 fsp 与支持 c/a 和 dq 的 2 个频率设定点 (fsp) 的 lpddr4/4x dram 不同，lpddr5 dram 具有用于 c/a 和 dq 的 3 个 fsp。这使控制器能够以最少的切换时间快速切换三个频率，以实现最佳的功耗节约效果。如前所述，dfs 与 dvs 的结合使 lpddr5 dram 成为对功耗敏感的应用的理想选择。 总结 存储器是用于移动设备、iot、汽车和云数据中心等应用中的任何电子系统的重要组件。soc 设计人员必须选择合适的存储器技术，才能提供必要的性能、容量、功率和面积。ddr 已成为现实的存储技术，可用于多种类别，包括标准 ddr 和低功耗 ddr (lpddr)。最新的标准 lpddr5 和 ddr5 以更低的功耗提供更高的性能。lpddr5 的运行速度高达 6400 mbps，具有许多低功耗和 ras 功能，包括新颖的时钟架构、可简化时序收敛。数据速率高达 6400 mbps 的 ddr5 dram 支持更高的密度，包括双通道 dimm 拓扑以提高通道效率和性能。 synopsys 提供了全面的存储器接口 ip 产品组合，支持 lpddr 和 ddr 标准，包括最新的 lpddr5 和 ddr5。designware ddr ip全套解决方案包括 phy、控制器和验证 ip，它们都支持最新标准的主要功能。synopsys 的产品组合还包括硬化选项、信号完整性/电源完整性分析、验证模型、原型设计和仿真支持。
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lpddr5 dram lpddr4 dram
设备大小 2gb至32gb(每通道) 4、8和16 bank 设备 1k、2k 和 4k 页大小 2gb至16gb(每通道) 8 bank 设备 2k 页大小
速度 最高 6400 mbps 最高 4266 mbps
电压 1.8v dram 阵列 1.05v / 0.9v 内核 0.5v / 0.3 v i/o 1.8v dram 阵列 1.1v 内核 1.1v / 0.6v i/o
表格 1：lpddr5 对比 lpddr4/4x dram lpddr5 dram 可通过 dvs 支持两种内核和 i/o 电压：在较高频率下运行电压分别为 1.05v 和 0.5v，在较低频率下运行电压分别为 0.9v 和 0.3v。因此，lpddr5 dram 支持内核和 i/o 电压的 dvs。 lpddr5 的其他关键功能包括用于命令/地址 (c/a) 时钟 (ck) 的新型可扩展时钟架构，以简化 soc 时序收敛；灵活的 dram 存储库架构模式，可根据流量模式实现最佳性能；决策反馈均衡器 (dfe) 以增加 dram 上的写入数据的余量，写入 x 功能可以节省功耗，以及链接 ecc 以增强存储器通道 ras。以下部分将详细说明每个功能 用于简化时序收敛的新型可扩展时钟架构 c/a ck 通常以与所有先前 lpddr 标准（lpddr4/4x 及更早的标准）中的数据选通 (dqs) 相同的频率运行。这种时钟方案给 dram c/a 通道和 soc 时序收敛都带来了巨大压力，因为 ck 是存储器通道上 c/a 通道的参考，并且 soc 中的存储控制器通常以 ck 频率的一半，采用 dfi 1：2 比率模式在 ddr phy 接口上运行。例如，lpddr4/4x 的速度为 4267 mbps，ck 和 dqs 的运行频率为 2133 mhz，而 c/a 的数据速率为 2133 mbps，控制器时钟的运行频率为 1066 mhz。 这样的时钟方案无法以 lpddr5 速度扩展。因此，lpddr5 采用了新的时钟方案，其中 ck 以高于 3200 mbps 的速度，按照数据选通频率的四分之一运行，而以低于 3200 mbps 的速度，按照数据选通频率的一半运行。因此，即使在 6400 mbps 的速率下，该时钟方案也要求 ck 仅以 800 mhz 的频率运行。这样可以降低 c/a 的运行速度（以 1600 mbps 的速度运行，因为 c/a 可以在 lpddr5 的 ck 速率的上升端和下降端（例如 ddr 类型）上都进行转换），从而大大提高了 c/a 通道的余量。同样，ck 减速使 soc 不仅可以更有效地收敛时序，而且还可以提供更高的性能，因为控制器现在可以在 800 mhz 的 dfi 1：1 比率下工作。此外，lpddr5 不支持传统的双向数据选通架构，而是引入了两个单向数据选通：用于写入操作的写入时钟 (wck) 和用于读取操作的可选读取时钟 (rdqs)。系统可以选择无选通或单端选通来以较低的速度进行读取，同时节省功耗，当要想达到高速时，就需要采用差分选通 (rdqs/rdqs#)。 保证通道稳定性的单抽头 dfe 判决反馈均衡器 (dfe) 减少了对接收数据的符号间干扰 (isi)，从而提高了接收数据的余量。先前检测到的符号出现在正在检测的当前符号上，就会引发 isi。lpddr5 dram 将具有单抽头 dfe，以提高写入数据的余量，从而增强存储通道的稳定性。 write x 降低功耗 write x 是一种省电功能，允许系统将特定的位模式（例如全零模式）转变成连续的存储器位置，而无需切换通道上的 dq 位。 用于防止通道噪声引起的错误的 link ecc link ecc 可以恢复通道中发生的单比特传输错误。该数据与 ecc 一起由控制器发送到 lpddr5 dram，并且在接收到数据/ecc 后，dram 会生成 ecc 并检查接收到的 ecc 是否相同。在将数据写入存储器阵列之前，任何单比特错误都将得到纠正。因此，link ecc 是适合高速的强大 ras 功能，可防止通道噪声引起的错误。 突发长度为 16 或 32 拍的灵活存储库架构 lpddr5 dram 通过支持三种模式（bank-group 模式（4 个 bank，4 bank-group），8 bank 和 16 bank）而具有灵活的存储库架构，供用户根据其流量模式选择。bank-group 模式适用于高于 3200 mbps 的速度，并允许 16 和 32 拍的突发长度。8 bank 模式支持突发长度为 32 拍的所有速度，而 16 bank 模式则支持突发长度为 16 或 32 拍的 3200 mbps 以下的速度。 用于进一步节约功耗的 3 种 fsp 与支持 c/a 和 dq 的 2 个频率设定点 (fsp) 的 lpddr4/4x dram 不同，lpddr5 dram 具有用于 c/a 和 dq 的 3 个 fsp。这使控制器能够以最少的切换时间快速切换三个频率，以实现最佳的功耗节约效果。如前所述，dfs 与 dvs 的结合使 lpddr5 dram 成为对功耗敏感的应用的理想选择。 总结 存储器是用于移动设备、iot、汽车和云数据中心等应用中的任何电子系统的重要组件。soc 设计人员必须选择合适的存储器技术，才能提供必要的性能、容量、功率和面积。ddr 已成为现实的存储技术，可用于多种类别，包括标准 ddr 和低功耗 ddr (lpddr)。最新的标准 lpddr5 和 ddr5 以更低的功耗提供更高的性能。lpddr5 的运行速度高达 6400 mbps，具有许多低功耗和 ras 功能，包括新颖的时钟架构、可简化时序收敛。数据速率高达 6400 mbps 的 ddr5 dram 支持更高的密度，包括双通道 dimm 拓扑以提高通道效率和性能。 synopsys 提供了全面的存储器接口 ip 产品组合，支持 lpddr 和 ddr 标准，包括最新的 lpddr5 和 ddr5。designware ddr ip全套解决方案包括 phy、控制器和验证 ip，它们都支持最新标准的主要功能。synopsys 的产品组合还包括硬化选项、信号完整性/电源完整性分析、验证模型、原型设计和仿真支持。
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