FPGA设计：GPIO怎么走全局时钟网络
易灵思提供了原语文档，可以查看每个原语。经常有人会问，如果普通的gpio怎么走全局时钟网络，其实很简单，打开原主文档，找到efx_gbufce，该部分提供了verilog和vhdl的用法。
efx_gbufce既可以让gpio走全局时钟网络也可以用于为时钟添加使能控制，当并不是随时需要该时钟时可以把时钟禁止以节省功耗。
ce_polarity用于控制ce是高有效还是低有效，如果为1则高有效，反之则低有效。
ce是时钟o的输出使能。
efx_gbufce # ( .ce_polarity(1'b1) // 0 active low, 1 active high) efx_gbufce_inst ( .o(o), // clock output to global clock network .i(i), // clock input .ce(ce) // clock gate); 另外要补充下，
如果用了efx_gbufce，并用clk_o0作为时钟去控制逻辑，那clk_i就不能再次自动上gbufce当作时钟来控制逻辑。如下图，这种方式是不支持的。
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