FPGA跨异步时钟ASYNC_REG和XPM_CDC处理
fpga中跨异步时钟处理的方法，是面试中经常碰到的问题，也是我们平时工作中经常会碰到的场景，对于单bit的跨异步时钟处理，我们最常用的方法就是打两拍，但这时这两级寄存器最好是放到同一个slice中，比如下面的代码：
reg reg_1;reg reg_2, reg_3;always @ ( posedge clk_src ) begin reg_1 <= ~reg_1;end always @ ( posedge clk_dst) begin reg_2 <= reg_1; reg_3 <= reg_2;end
reg_2和reg_3应该放到同一个slice中，但综合工具并不是那么智能，有时并不会综合到同一个slice中，这时就需要我们添加async_reg的属性：
(*async_re*)reg reg_2, reg_3;
其实vivado中还提供了另外一种处理单bit跨时钟的方式，就是xpm_cdc_single
对于上面的跨时钟域场景，我们可以采用如下方式例化：
xpm_cdc_single #( .dest_sync_ff(2), // decimal; range: 2-10 .init_sync_ff(0), // decimal; 0=disable simulation init values, 1=enable simulation init values .sim_assert_chk(0), // decimal; 0=disable simulation messages, 1=enable simulation messages .src_input_reg(1) // decimal; 0=do not register input, 1=register input ) xpm_cdc_single_inst ( .dest_out(reg_3), // 1-bit output: src_in synchronized to the destination clock domain. this output is // registered. .dest_clk(clk_dst), // 1-bit input: clock signal for the destination clock domain. .src_clk(clk_src), // 1-bit input: optional; required when src_input_reg = 1 .src_in(reg_1) // 1-bit input: input signal to be synchronized to dest_clk domain.
xpm_cdc_single的原语，会自动插入async_reg属性，保证放到同一个slice中。
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reg reg_1;reg reg_2, reg_3;always @ ( posedge clk_src ) begin reg_1 <= ~reg_1;end always @ ( posedge clk_dst) begin reg_2 <= reg_1; reg_3 <= reg_2;end
reg_2和reg_3应该放到同一个slice中，但综合工具并不是那么智能，有时并不会综合到同一个slice中，这时就需要我们添加async_reg的属性：
(*async_re*)reg reg_2, reg_3;
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对于上面的跨时钟域场景，我们可以采用如下方式例化：
xpm_cdc_single #( .dest_sync_ff(2), // decimal; range: 2-10 .init_sync_ff(0), // decimal; 0=disable simulation init values, 1=enable simulation init values .sim_assert_chk(0), // decimal; 0=disable simulation messages, 1=enable simulation messages .src_input_reg(1) // decimal; 0=do not register input, 1=register input ) xpm_cdc_single_inst ( .dest_out(reg_3), // 1-bit output: src_in synchronized to the destination clock domain. this output is // registered. .dest_clk(clk_dst), // 1-bit input: clock signal for the destination clock domain. .src_clk(clk_src), // 1-bit input: optional; required when src_input_reg = 1 .src_in(reg_1) // 1-bit input: input signal to be synchronized to dest_clk domain.
xpm_cdc_single的原语，会自动插入async_reg属性，保证放到同一个slice中。
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