浅谈Latch-up（二）
二.latch-up测试流程。
目前通用的latch-up测试标准是 jesd78e 。该标准中将latch-up测试分为两种： 1.电流测试 i-test ，用于测试非电源管脚；2.电压测试 v-test 用于测试电源管脚。其中i-test又有正向注入/负向抽取两种，正向注入电流会使得端口电压升高，负向抽取电流会使得端口电压降低。
表一.测试闩锁效应的分类。（图源《cmos集成电路闩锁效应》）
表一为latch-up的测试条件，其中msv表示（maximum stress voltage）最大允许工作电压。
2.1 v-test的测试流程
对所有的输出引脚悬空，输入引脚置于高电平偏置，测量vdd到gnd的漏电流in。对待测管脚施加v-test源。去除触发源后将被测管脚复原，测量漏电流isupply，进行失效判断。（如果in25ma,失效标准为>1.4*in）如果没有发生latch-up，将所有输入管脚，都置于低电平偏置，重复实验。重复2,3，直到每个电源vsupply管脚（或管脚组合）都通过测试。
图一.v-test激励波形。
v-test测试模拟的是电源浪涌是否会造成pn结击穿，形成雪崩击穿电流，从而造成寄生scr的开启。
2.2 i-test的测试流程
不接受测试的输出管脚悬空。对于输入管脚，偏置于最大逻辑高电平。电源管脚置于最大工作电压。测量vdd到gnd的漏电流in。对待测管脚施加i-test源。去除触发源后，将被测管脚恢复到施加触发源之前的状态，并测量每个电源管脚的漏电流isupply，进行失效判断。（如果in25ma,失效标准为>1.4*in）如果没有发生latch-up，对所有待测管脚，重复实验。将非待测管脚置于悬空态。将输入管脚置于最小逻辑低电平。电源管脚置于最大工作电压。重复上述实验。
图二.i-test正向激励波形。
图三.i-test负向激励波形。
i-test测试模拟浪涌电压出现在非电源管脚，浪涌电压高于vdd或低于gnd。该电路中寄生scr能否开启。
2.3 无源器件相连的特殊管脚
这类管脚都只进行i-test，具体情况请参照《cmos集成电路闩锁效应》。
2.4 特殊功能管脚
某些芯片会具有特殊的功能管脚，例如ldo，pwm，boot，phase，hb，vcc等，这些芯片的管脚能为其他芯片或器件提供偏置。而针对这类管脚，使用i-test还是v-test需要根据情况确定。
2.5 多电压域芯片
bcd工艺或者bicmos工艺能实现高压-低压多工作电压芯片，而这种芯片因为工作电压不同，v-test激励值不能统一按1.5*vmax算。
图四.多电压域latch-up测试。（实例取自德仪latch-up白皮书）
如图所示，该芯片存在5v，12v，60v多个vdd。针对该芯片的v-test需要不同的激励， vdd 5v需要1.5vmax或msv；vdd 12v需要1.2vmax或msv；vdd 60v需要1.1vmax或msv 。
三.latch-up防护设计。
latch-up防护的核心就是预防电路中寄生scr的开启。而围绕这一目标具体有两个实现方向：
一.减少阱电阻rn和rp，降低寄生三极管的基级电压。
具体的版图设计规则：
1.减少bulk与soure/drain端的间距，减少n-well/p-well的阱电阻。
增大阱接触区的面积和接触孔数量，因为阱接触区是高掺杂浓度的有源区，能大幅度改善阱电流分布，降低阱电阻。
2.使用环状阱接触有源区。环状设计能确保有源区与接触孔分布均匀，避免电流集中流向某一区域造成的局部电压过高。
二.减少βn和βp，降低寄生三极管的放大倍数，削弱寄生三极管的正反馈耦合作用。
具体的版图设计规则：
1.增大nmos/pmos有源区与n-well/p-well的距离。通过增加间距，拉宽寄生三极管的基区宽度，减小其放大倍数。
2.增加额外保护环。保护环能为寄生三极管增加额外的集电极/射电极，而新添加的寄生三极管，(npn:nmos_drain/p_sub/n_guard)与(pnp:pmos_drain/n_well/p_guard)更易触发，且不存在相互耦合作用。换句话说起到了对外部注入载流子的收集作用。
图五.cmos保护环示意图。
3.io电路与核心电路的隔离，io电路所承受的风险远高于内部电路。所以io单元最好与内部电路间隔一段距离，确保esd/latch-up/eos等不会引起内部核心电路的损坏。
其实latch-up的防护相对于esd来说较为简单， 只要版图工程师注意间距与保护环的问题，绝大多数latch-up失效都能避免（目前大部分工艺都已经把latch-up rule 写入 drc中，只要按图索骥即可） 。但是模拟ic要面临的latch-up的情况更加复杂，所以这里介绍些 非常规设计方案 。
1.利用工艺优势，epi（外延层工艺）；dti（深槽隔离）；soi（绝缘体上硅）；nbl埋层，这些工艺都能有效改善latch-up问题。
2.利用deep n-well 进行隔离，深n阱的隔离作用更加有效，也能有效缓解latch-up。
3.浮阱设计（一种特殊设计，会造成阈值电压和漏电流浮动，主要应用在esd与latch-up，以后会讲案例）
4.输出级在端口挂载电阻，i-test时能分担部分压降，但是会降低输出级的负载能力。
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表一.测试闩锁效应的分类。（图源《cmos集成电路闩锁效应》）
表一为latch-up的测试条件，其中msv表示（maximum stress voltage）最大允许工作电压。
2.1 v-test的测试流程
对所有的输出引脚悬空，输入引脚置于高电平偏置，测量vdd到gnd的漏电流in。对待测管脚施加v-test源。去除触发源后将被测管脚复原，测量漏电流isupply，进行失效判断。（如果in25ma,失效标准为>1.4*in）如果没有发生latch-up，将所有输入管脚，都置于低电平偏置，重复实验。重复2,3，直到每个电源vsupply管脚（或管脚组合）都通过测试。
图一.v-test激励波形。
v-test测试模拟的是电源浪涌是否会造成pn结击穿，形成雪崩击穿电流，从而造成寄生scr的开启。
2.2 i-test的测试流程
不接受测试的输出管脚悬空。对于输入管脚，偏置于最大逻辑高电平。电源管脚置于最大工作电压。测量vdd到gnd的漏电流in。对待测管脚施加i-test源。去除触发源后，将被测管脚恢复到施加触发源之前的状态，并测量每个电源管脚的漏电流isupply，进行失效判断。（如果in25ma,失效标准为>1.4*in）如果没有发生latch-up，对所有待测管脚，重复实验。将非待测管脚置于悬空态。将输入管脚置于最小逻辑低电平。电源管脚置于最大工作电压。重复上述实验。
图二.i-test正向激励波形。
图三.i-test负向激励波形。
i-test测试模拟浪涌电压出现在非电源管脚，浪涌电压高于vdd或低于gnd。该电路中寄生scr能否开启。
2.3 无源器件相连的特殊管脚
这类管脚都只进行i-test，具体情况请参照《cmos集成电路闩锁效应》。
2.4 特殊功能管脚
某些芯片会具有特殊的功能管脚，例如ldo，pwm，boot，phase，hb，vcc等，这些芯片的管脚能为其他芯片或器件提供偏置。而针对这类管脚，使用i-test还是v-test需要根据情况确定。
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如图所示，该芯片存在5v，12v，60v多个vdd。针对该芯片的v-test需要不同的激励， vdd 5v需要1.5vmax或msv；vdd 12v需要1.2vmax或msv；vdd 60v需要1.1vmax或msv 。
三.latch-up防护设计。
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一.减少阱电阻rn和rp，降低寄生三极管的基级电压。
具体的版图设计规则：
1.减少bulk与soure/drain端的间距，减少n-well/p-well的阱电阻。
增大阱接触区的面积和接触孔数量，因为阱接触区是高掺杂浓度的有源区，能大幅度改善阱电流分布，降低阱电阻。
2.使用环状阱接触有源区。环状设计能确保有源区与接触孔分布均匀，避免电流集中流向某一区域造成的局部电压过高。
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2.增加额外保护环。保护环能为寄生三极管增加额外的集电极/射电极，而新添加的寄生三极管，(npn:nmos_drain/p_sub/n_guard)与(pnp:pmos_drain/n_well/p_guard)更易触发，且不存在相互耦合作用。换句话说起到了对外部注入载流子的收集作用。
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