FPGA quartus ii里的静态时序分析
在fpga工程中加入时序约束的目的：
1、给quartusii 提出时序要求；
2、quartusii 在布局布线时会尽量优先去满足给出的时序要求；
3、sta静态时序分析工具根据你提出的约束去判断时序是否满足的标准。
举个形象的比喻：就好比我要让代工厂（类比quartus ii）给我加工一批零件，要求长宽高为10x10x10cm，误差不超过1mm(类比时序约束条件)。代工厂按要求（即约束条件）开始进行生产加工，工厂为了不返工，肯定会尽量生产出达到我要求的零件。当加工完成后，质检员（类比sta静态时序分析工具）按我给出的要求进行检验看是否满足要求。要是工厂想尽了各种办法也不能达到我给出的要求，那么就是我给出的要求太高了（即时序约束中的过约束），要是我给出的要求太低（比如说加工成方形就行，而没有指出长宽高），那么工厂很容易就生产出来了，但这并不是我想要的，这是由于我给出的约束太松 即相当于时序里的 欠约束。
quartus ii里的静态时序分析（sta）：是套用特定的时序模型，针对特定电路分析其是否违反设计者给定的时序限制。说白了就是检查fpga内部所有寄存器的建立时间保持时间是否满足spec给定的要求。
1、data arrival time 数据到达目的寄存器reg2时间
2、clock arrival time 时钟到达目的寄存器reg2时间
3、data required time 数据需求时间-setup
指数据需要在需求时间前到达目的寄存器，否则不满足建立时间关系，不能被正确采样。
最大延迟是防止数据来的太慢 ，当时钟沿已经到来时，数据还没到，这样就不能在上升沿被寄存器正确采样。
4、data required time 数据需求时间-hold
指数据在时钟锁存沿到达后，必须保持一段稳定的时间，使数据被正确采样。做最小延迟约束是为了防止数据传输过快，使得寄存器还在锁存上一个数据时，下一个数据就来了，使得上次锁存数据发生错误。
所以 保持时间必须小于 tco+tlogic(组合逻辑延时)，这里 tco+tlogic(组合逻辑延时)就是数据从源寄存器到目的寄存器的时间。
5、时序裕量slack
setup slack=setup required time - data arrival time
hold slack=data arrival time - hold required time
时序裕量为正 表示时序满足时序约束条件，为负，时序不满足。
6、input delay 输入最大最小延迟
input delay=数据路径延迟-时钟路径延迟+utco(外部器件)
输入延迟 input delay=data arrival time-clock arrival time
=launch edge+tclk1+utco+tdata-latch edge-tclk2
数据相对于时钟到达目的寄存器的时间差值。即数据和时钟从同一时间点（launch）开始，到达目的寄存reg2的时间差。
数据到达reg2走的路径延时是：时钟从launch开始 经过tclk1的延迟到达reg1，reg1在时钟沿来之后，经过tco的时间把数据送出reg1，然后数据再经过路径延迟tdata 到达reg2的数据管脚。
时钟到达reg2走的路径延时是：时钟也从同一时间点（launch）开始，经过路径延迟tclk2就到达reg2的时钟管脚。
输入最大延迟是约束为了满足寄存器的建立时间，输入最小延迟是位了满足寄存器的保持时间。
input maximum delay=data arrival time最大值-clock arrival time 最小值
“fpga-centric”input maximum delay=th(fpga)
7、output delay 输出最大最小延迟
output maximum delay=外部器件tsu+数据路径最大延迟-时钟路径最小延迟
output minimum delay=外部器件th+数据路径最小延迟-时钟路径最大延迟
8、fmax
指设计能运行的最高频率，即周期为最小时，频率最大
当setup slack=0时，系统刚好满足建立时间，此时周期为最小值。
period=tco+data_delay+tsu-tskew
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1、给quartusii 提出时序要求；
2、quartusii 在布局布线时会尽量优先去满足给出的时序要求；
3、sta静态时序分析工具根据你提出的约束去判断时序是否满足的标准。
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quartus ii里的静态时序分析（sta）：是套用特定的时序模型，针对特定电路分析其是否违反设计者给定的时序限制。说白了就是检查fpga内部所有寄存器的建立时间保持时间是否满足spec给定的要求。
1、data arrival time 数据到达目的寄存器reg2时间
2、clock arrival time 时钟到达目的寄存器reg2时间
3、data required time 数据需求时间-setup
指数据需要在需求时间前到达目的寄存器，否则不满足建立时间关系，不能被正确采样。
最大延迟是防止数据来的太慢 ，当时钟沿已经到来时，数据还没到，这样就不能在上升沿被寄存器正确采样。
4、data required time 数据需求时间-hold
指数据在时钟锁存沿到达后，必须保持一段稳定的时间，使数据被正确采样。做最小延迟约束是为了防止数据传输过快，使得寄存器还在锁存上一个数据时，下一个数据就来了，使得上次锁存数据发生错误。
所以 保持时间必须小于 tco+tlogic(组合逻辑延时)，这里 tco+tlogic(组合逻辑延时)就是数据从源寄存器到目的寄存器的时间。
5、时序裕量slack
setup slack=setup required time - data arrival time
hold slack=data arrival time - hold required time
时序裕量为正 表示时序满足时序约束条件，为负，时序不满足。
6、input delay 输入最大最小延迟
input delay=数据路径延迟-时钟路径延迟+utco(外部器件)
输入延迟 input delay=data arrival time-clock arrival time
=launch edge+tclk1+utco+tdata-latch edge-tclk2
数据相对于时钟到达目的寄存器的时间差值。即数据和时钟从同一时间点（launch）开始，到达目的寄存reg2的时间差。
数据到达reg2走的路径延时是：时钟从launch开始 经过tclk1的延迟到达reg1，reg1在时钟沿来之后，经过tco的时间把数据送出reg1，然后数据再经过路径延迟tdata 到达reg2的数据管脚。
时钟到达reg2走的路径延时是：时钟也从同一时间点（launch）开始，经过路径延迟tclk2就到达reg2的时钟管脚。
输入最大延迟是约束为了满足寄存器的建立时间，输入最小延迟是位了满足寄存器的保持时间。
input maximum delay=data arrival time最大值-clock arrival time 最小值
“fpga-centric”input maximum delay=th(fpga)
7、output delay 输出最大最小延迟
output maximum delay=外部器件tsu+数据路径最大延迟-时钟路径最小延迟
output minimum delay=外部器件th+数据路径最小延迟-时钟路径最大延迟
8、fmax
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