全差分BiCMOS采样/保持电路仿真方案
作为模拟和数字信号接口电路的模数转换器(adc)随着数字技术、微机和模数转换技术的进展得到了广泛应用。由于adc中的重要组成单元——采样／保持(s／h)电路的精度和速度直接决定adc的性能，所以设计高性能s／h电路是改善adc性能的重要一环。目前研究s／h电路的文献有不少，例如文献[1]设计了电荷翻转型s／h电路，但该文未考虑开关导通电阻对电路性能的影响，s／h电路具有较大的失真；文献[2]设计的s／h电路虽然考虑开关对电路的影响，但未曾考虑全差分运放电路共模输出电压对静态工作点的影响。为了解决传统s／h电路失真大和静态工作点不稳定的问题，采用0.25 μm bicmos工艺，设计了一款高速率、高精度的10位全差分bicmos s/h电路。文中改进型自举开关电路和双通道开关电容共模反馈电路(cmfb)设计具有创新性。
1 整体设计思路
图1为s／h电路的结构，ucm为运放的共模输入电压，采样开关n1和n2设计为图2的自举开关，n3～n8采用nmos开关，以上开关在相应的时钟信号为高电平时闭合。当φ1d为高电平、φ2为低电平时，输入电压ui通过电容cs进行采样；当φ1d低电平、φ2高电平时，电路进入保持阶段，ui经过采样电容cs和反馈通道连接至运放输出端，输出端负载由cl驱动，这样的采样电路结构使反馈系数接近于1。根据推导，在采样阶段，cmos开关工作在线性区，采样开关管栅-源电压ugs与输入电压ui的关系为
ugs=ucp-uisin(2πfit)(1)
式中：ui为输入电压ui的幅值；fi为输入信号频率；ucp为采样时钟信号的幅值。在保持阶段φ2导通，cs的下极板直接与运放的输出端相连接，ui通过采样电容传输至输出端；当采样阶段过渡到保持阶段时，cmos器件出现沟道电荷注入，同时在保持阶段由于电容耦合，会出现时钟反馈通道。因此利用下极板采样技术降低开关动作时对采样信号的影响，两个阶段cs上存储的正负电荷相互抵消，从而消除了运放工作时产生的误差。另外，选取合适的时间常数rc可以提高采样速率。
2 输入端栅-源自举开关的设计
当ui=uisin(2πfit)时，图1中的cmos开关n1和n2的导通电阻与输入信号呈非线性关系，因此对连续时间信号采样时，会产生信号失真和幅度波动，这限制了采样速率和s／h电路的开启时间；且cmos开关的栅．源电压越大，导通电阻越小。若将n1和n2设计为栅-源自举开关，就能保证n1和n2的栅-源电压不超出vdd，则导通电阻接近于常数并使失真降到最低。于是设计的栅．源自举开关如图2所示，cp为高电平时，vn1和vn2导通，电容c3充电至vdd，vn8和vn6导通，vn7关闭。cp为低电平时，vn1，vn2和vn8断开，vp4，vh5和vn7导通，c3上电压就经过vp4，vn7和vn5加至vp5上，其栅-源电压ugs=vdd；当cp为高电平时，栅-源自举开关nl和n2导通，cp为低电平时栅．源自举开关n1和n2关断。在cp相vn6导通，a点电压较高，开关vn1和vn2呈现阻性负载，因此存在着如图2中虚线所示的泄漏电流id，严重制约运放增益的提高。采用vp6进行钳位，使得cp相vn6处于关闭状态，并使采样开关n1和n2自举电压提高10％，泄漏电流减小40％。由于存在着衬偏效应，所以n1和n2的导通电阻不能保持为定值，采用小尺寸的vp5不但可减小导通电阻，而且能改善线性度。图2中输出缓冲电容c4起到隔离作用。
3 全差分运放的设计
对于图1采样／保持电路，在φld时刻对输入差分信号采样，φ2时刻将前一时刻存储于cs上的电荷传到输出端，φ1为下极板采样开关n3和n4的控制时钟信号，它比时钟信号φ1d延时t1，使开关n3和n4先于开关n1和n2开通或关断。图3为图1电路所要求的时钟信号：设计的s／h电路是一个零阶采样电路，因为在采样阶段n7和n8都导通，输人和输出信号具有相同的直流分量；在采样和保持阶段电压变化不明显，但每一个采样阶段运放的输出电压都要置为0 v。因此，所设计全差分运放除了具有高速、高精度性能外，还要有输入、输出端短路的特性。
图4为多增益级折叠式共栅-共源运放电路，采用q1和q2双极型晶体管(bjt)差动输入方式，共栅-共源镜像电流源vp3和vp4，vp1和vp2作为有源负载，藉此提高运放的电压增益；采用q3，q4和q5，q6共基-共射电路作为运放的差动输出级，以增强运放的负载驱动能力并具有高速特性；开关电容构成共模反馈电路(cmfb)，可使运放的输出信号和输入信号的直流分量相等；ub1，ub2，ub3和ub4为偏置电压。转换时间tc和建立时间ts分别约为采样周期ts的1／8和3／8。经过计算，当fs为250 mhz时，tc=0.5 ns，ts=1.5 ns。这就要求转换速率(sr)为500 v／μs，计算公式如下：sr=up-p／tc(式中up-p为输入电压峰-峰值，up-p=250 mv)。为使运放获得较高的直流增益和高精度，所设计s／h电路的绝对误差δ≤±ulsb／2，它的输出电压有效值u。与直流增益a、采样电容cs及寄生电容cp的关系式为
uo≈ui[1-(1+cp／cs)／a](2)
由式(2)可见，通过增大运放的直流增益a来减小增益误差(1+cp／cs)／a，可使uo与ui之间的偏差小于1／2n+1(n是系统所要得到的精度位数)。因而对于10位系统，电压增益至少为67.21 db，此时cp≈0.12 pf。考虑到电路提速的要求，取cs=1 pf。对于线性采样电路来说，为使ts=0.375 7ts，取单位增益带宽ft大于725mhz。ft与反馈系数f、建立时间常数τs之间有如下关系
ft>1／2π(fτs)=1／2π[f(ts／7.6)] (3)
式中：建立时间ts=7.6τs，f=0.89。与cmos运放相比，bicmos运放不但具有高增益、低噪声特性，而且具有较短的建立时间ts，速度较快，尤其是其相位裕度大于45°，因此运放的工作性能稳定。
4 双通道共模反馈电路的设计
因为全差分折叠式运放的共模输出电压对器件的适配情况较为敏感，所以在运放中加入双通道开关电容cmfb电路，可以达到稳定其静态工作点和增大共模输出电压摆幅的目的。图5为采用开关电容结构设计的共模反馈电路，用以稳定输出摆幅和电路阻抗。设计的cmfb电路通过对共模输出电压进行反馈校正，确保运放输入和输出短路。图5中uo+和uo-为运放的输出电压，uc为运放的理想共模输出电压，uc=(uo++uo-)／2，uc作为图4中vp和vp构成的共栅-共源电流源i3和i4的栅极电压。共模反馈系数β=2cs／(2cs+cp)，图5φ1和φ2为时钟信号，其中的开关均为pmos管；φ1时刻开关电容cs进行充电，φ2时刻非开关电容cc产生输出电压的平均值，用以形成控制运放电流源is的电压。cc上的直流电压由cs决定，cs和cc并联在ub1和ub2两个偏置电压之间起开关作用，ub2=uc-vdd，cs为0.1～0.25 cc。图6是电源电压为1.2 v，输入电压ui峰-峰值为0.6 v，采用0.18 μm cmos工艺，共模输出电压uc的仿真波形。由图6可截出uc的最大输出电压幅值ucm≈600 mv，运放达到共模输出电压的稳定时间tw=(4.135-4.12)×10-7s≈1.5 ns。
5 实验结果与分析
利用cadence spectre软件工具的仿真环境，采用smic公司0.25μm标准bicmos工艺，进行了模拟仿真实验。实验运放电路的参数如下：输入信号频率fi为0～10 mhz的正弦波电压，共模输入电压为1.5 v，up-p=1 v，fs=250 mhz，输出端负载电容cl=0.5 pf。从图7采样放大器的频响曲线可见：运放直流电压增益a=72 db，单位增益带宽ft=1.6 ghz；s／h电路的反馈系数f=0.89时，对应的相位为-107.9°，故相位裕度pm为72.1°，满足系统大于725 mhz的带宽要求，同时相位裕度大于45°，因而所设计的系统是稳定的。图8为所设计的s／h电路，经仿真实验获得的离散傅里叶变换(dft)频谱分布，可见当fi=10 mhz，fs=250 mhz时，s／h电路的sfdr=-61 db，snr=62 db，三次谐波电压201gu3=-105.6 db，snr大于50 db，此时s／h分辨率enob=(snr-1.76)／6.02>10位，满足10位adc的性能要求。表1为运放的仿真结果，建立时间ts=1.37 ns，转换速率sr=500 v／μs，功耗pd=8 mw，ts较短，sr较高，pd较低，符合adc的高速要求。表2为所设计的s／h电路与其他文献s／h电路的仿真结果性能对比情况，由表可见，所设计的s／h电路的fs=250 mhz，采样频率适中；其vdd=3 v，比文献[3]中的s／h电路低0.3 v，而功耗pd=10.85 mw，介于前两者之间，比文献[3]s／h电路降低15.15 mw；但它具有10位的高精度，比文献[3]s／h电路提高了两个精度等级。
6 结论
采用0.25μm sige bicmos工艺，在全差分折叠式bicmos运放的基础上设计了s／h电路。文中设计的s／h电路，采用下极板采样和改进型自举开关新技术，从而提高了采样速率和线性度。由实验数据可知，设计的全差分折叠式bicmos运放具有高增益、高精度和高增益带宽性能，运放中在关键部位、选用有限数目的bjt使电路拥有较快的转换速率和大电流驱动能力，且运放的建立时间有所降低；而新设计的双通道共模反馈(cmfb)电路，既稳定了静态工作点，又改善了温度稳定性；另外，所设计的s／h电路中的采样开关统一设置为cmos开关，故功耗大为降低。由于当fi=10 mhz，fs=250 mhz时s／h电路的仿真结果满足了10位精度adc的性能要求，所以该款s／h电路对于高速、低压、低耗的adc和其他微处理器及信号调理电路的设计都具有指导作用。
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1 整体设计思路
图1为s／h电路的结构，ucm为运放的共模输入电压，采样开关n1和n2设计为图2的自举开关，n3～n8采用nmos开关，以上开关在相应的时钟信号为高电平时闭合。当φ1d为高电平、φ2为低电平时，输入电压ui通过电容cs进行采样；当φ1d低电平、φ2高电平时，电路进入保持阶段，ui经过采样电容cs和反馈通道连接至运放输出端，输出端负载由cl驱动，这样的采样电路结构使反馈系数接近于1。根据推导，在采样阶段，cmos开关工作在线性区，采样开关管栅-源电压ugs与输入电压ui的关系为
ugs=ucp-uisin(2πfit)(1)
式中：ui为输入电压ui的幅值；fi为输入信号频率；ucp为采样时钟信号的幅值。在保持阶段φ2导通，cs的下极板直接与运放的输出端相连接，ui通过采样电容传输至输出端；当采样阶段过渡到保持阶段时，cmos器件出现沟道电荷注入，同时在保持阶段由于电容耦合，会出现时钟反馈通道。因此利用下极板采样技术降低开关动作时对采样信号的影响，两个阶段cs上存储的正负电荷相互抵消，从而消除了运放工作时产生的误差。另外，选取合适的时间常数rc可以提高采样速率。
2 输入端栅-源自举开关的设计
当ui=uisin(2πfit)时，图1中的cmos开关n1和n2的导通电阻与输入信号呈非线性关系，因此对连续时间信号采样时，会产生信号失真和幅度波动，这限制了采样速率和s／h电路的开启时间；且cmos开关的栅．源电压越大，导通电阻越小。若将n1和n2设计为栅-源自举开关，就能保证n1和n2的栅-源电压不超出vdd，则导通电阻接近于常数并使失真降到最低。于是设计的栅．源自举开关如图2所示，cp为高电平时，vn1和vn2导通，电容c3充电至vdd，vn8和vn6导通，vn7关闭。cp为低电平时，vn1，vn2和vn8断开，vp4，vh5和vn7导通，c3上电压就经过vp4，vn7和vn5加至vp5上，其栅-源电压ugs=vdd；当cp为高电平时，栅-源自举开关nl和n2导通，cp为低电平时栅．源自举开关n1和n2关断。在cp相vn6导通，a点电压较高，开关vn1和vn2呈现阻性负载，因此存在着如图2中虚线所示的泄漏电流id，严重制约运放增益的提高。采用vp6进行钳位，使得cp相vn6处于关闭状态，并使采样开关n1和n2自举电压提高10％，泄漏电流减小40％。由于存在着衬偏效应，所以n1和n2的导通电阻不能保持为定值，采用小尺寸的vp5不但可减小导通电阻，而且能改善线性度。图2中输出缓冲电容c4起到隔离作用。
3 全差分运放的设计
对于图1采样／保持电路，在φld时刻对输入差分信号采样，φ2时刻将前一时刻存储于cs上的电荷传到输出端，φ1为下极板采样开关n3和n4的控制时钟信号，它比时钟信号φ1d延时t1，使开关n3和n4先于开关n1和n2开通或关断。图3为图1电路所要求的时钟信号：设计的s／h电路是一个零阶采样电路，因为在采样阶段n7和n8都导通，输人和输出信号具有相同的直流分量；在采样和保持阶段电压变化不明显，但每一个采样阶段运放的输出电压都要置为0 v。因此，所设计全差分运放除了具有高速、高精度性能外，还要有输入、输出端短路的特性。
图4为多增益级折叠式共栅-共源运放电路，采用q1和q2双极型晶体管(bjt)差动输入方式，共栅-共源镜像电流源vp3和vp4，vp1和vp2作为有源负载，藉此提高运放的电压增益；采用q3，q4和q5，q6共基-共射电路作为运放的差动输出级，以增强运放的负载驱动能力并具有高速特性；开关电容构成共模反馈电路(cmfb)，可使运放的输出信号和输入信号的直流分量相等；ub1，ub2，ub3和ub4为偏置电压。转换时间tc和建立时间ts分别约为采样周期ts的1／8和3／8。经过计算，当fs为250 mhz时，tc=0.5 ns，ts=1.5 ns。这就要求转换速率(sr)为500 v／μs，计算公式如下：sr=up-p／tc(式中up-p为输入电压峰-峰值，up-p=250 mv)。为使运放获得较高的直流增益和高精度，所设计s／h电路的绝对误差δ≤±ulsb／2，它的输出电压有效值u。与直流增益a、采样电容cs及寄生电容cp的关系式为
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