3D众核处理器亮相：层叠64核芯片和SRAM芯片
美国佐治亚理工学院（georgia institute of technology）、韩国kaist大学和amkor technology公司在“isscc 2012”上，共同发布了将277mhz驱动的64核处理器芯片以及容量为256kb的sram芯片三维层叠后构筑而成的处理器子系统“3d-maps：3d massively parallel processor with stacked memory”（论文序号：10.6）。
64个处理器内核分别与4kb的sram（数据存储器）三维连接，可通过最短的布线长度访问存储器。上下芯片将电路面相对，利用美国的三维ic技术开发公司tezzaron semiconductor拥有的芯片层叠技术，通过face-to-face（f2f）的铜键合工艺进行连接。在厚度为765μm的存储器芯片上，层叠厚度仅为12μm的处理器芯片。连接上下芯片间的信号线以及电源线和接地线全都采用f2f键合。f2f键合约有5万个，直径为3.4μm，间距为5μm。而且，还针对上层处理器芯片的输入输出，采用了将处理器芯片上下贯通的硅通孔（tsv，through silicon via）。tsv约有5万个，直径为1.2μm，间距为5μm。
据介绍，使用试制的子系统并行运行aes加密、动作检测等共计8个应用时，实现了预期的内存带宽（memory bandwidth）。以4w的耗电量实现了最大64gb/秒的内存带宽。另外，在对数据存储器进行读写试验时证实，tsv以及f2f键合可以正常发挥作用。
此次试制的64核处理器芯片采用5段2路vliw架构，利用美国globalfoundries公司的130nm技术制造，芯片面积为25mm2。该处理器芯片配备约3300万个晶体管。在1.5v电源电压下工作，耗电量最大为6.3w。
在此次发布的双芯片层叠型系统（“3d-maps v1”）中，tsv的应用仅限于处理器芯片的输入输出。目前正在开发新一代系统——将2枚128核处理器芯片（内置sram）和3枚dram芯片（每枚芯片的存储器容量为64mb）共计5枚芯片三维层叠的子系统“3d-maps v2”。除了处理器芯片的输入输出外，3d-maps v2还计划在处理器访问dram时利用tsv。
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64个处理器内核分别与4kb的sram（数据存储器）三维连接，可通过最短的布线长度访问存储器。上下芯片将电路面相对，利用美国的三维ic技术开发公司tezzaron semiconductor拥有的芯片层叠技术，通过face-to-face（f2f）的铜键合工艺进行连接。在厚度为765μm的存储器芯片上，层叠厚度仅为12μm的处理器芯片。连接上下芯片间的信号线以及电源线和接地线全都采用f2f键合。f2f键合约有5万个，直径为3.4μm，间距为5μm。而且，还针对上层处理器芯片的输入输出，采用了将处理器芯片上下贯通的硅通孔（tsv，through silicon via）。tsv约有5万个，直径为1.2μm，间距为5μm。
据介绍，使用试制的子系统并行运行aes加密、动作检测等共计8个应用时，实现了预期的内存带宽（memory bandwidth）。以4w的耗电量实现了最大64gb/秒的内存带宽。另外，在对数据存储器进行读写试验时证实，tsv以及f2f键合可以正常发挥作用。
此次试制的64核处理器芯片采用5段2路vliw架构，利用美国globalfoundries公司的130nm技术制造，芯片面积为25mm2。该处理器芯片配备约3300万个晶体管。在1.5v电源电压下工作，耗电量最大为6.3w。
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