分析优化和消除具有高达13.6GHz VCO的锁相环中的整数边界杂散
锁相环（pll）和压控振荡器（vco）以特定频率输出rf信号，理想情况下，该信号将是输出端存在的唯一信号。实际上，输出端存在不需要的杂散信号和相位噪声。本文讨论如何仿真和消除一种更麻烦的杂散信号——整数边界杂散。
pll和vco组合（pll/vco）只能以相位频率检测器参考频率的整数倍工作，称为整数n分频pll。 能够实现更精细频率步进的pll/vco称为小数n分频pll。 小数n分频pll/vco提供了更大的灵活性，并且使用更广泛。小数n分频pll通过以参考速率调制pll中的反馈路径来实现这一壮举。虽然小数n分频pll/vco能够实现比鉴相器参考频率更精细的频率步进，但它具有称为整数边界杂散（ibs）的杂散输出。整数边界杂散发生在整数 （1， 2， 3 ...20, 21 ...)pll 相位频率检测器参考（或比较）频率的倍数 （f聚苯乙烯).例如，如果 f聚苯乙烯= 100 mhz，在 100 mhz、200 mhz、300 mhz 处会有整数边界杂散......2000兆赫，2100兆赫。在所需vco输出信号为2001 mhz的系统中，将有一个2000 mhz的ibs，这将出现在与所需信号的1 mhz偏移处。由于pll系统中的有效采样，这种1 mhz偏移ibs混叠到目标信号的两侧。因此，当所需输出为2001 mhz时，2000 mhz和2002 mhz处将存在杂散信号。
整数边界杂散是不可取的，主要有两个原因：
如果它们与载波（所需信号）处于低频偏移，则ibs功率会产生积分相位噪声。
如果它们与载波的频率偏移较大，则ibs会将相邻通道调制/解调到所需通道，并导致系统失真。
在某些系统中，高整数边界杂散会使某些输出通道无法使用。如果系统在一定的频谱带宽中有1000个通道，并且10%的通道具有高于特定功率水平的杂散信号，则这100个通道可能无法使用。在频谱带宽花费大量资金的协议中，如果无法使用10%的可用信道，那就是浪费。
当整数边界落在所需输出频率的pll带宽内时，整数边界杂散最强。也就是说，如果输出频率为2000.01 mhz，环路带宽为50 khz，则ibs将最强。当输出频率远离整数边界时，ibs的功率以可计算和可重复的方式降低。adi公司的新型免费仿真器adisimfrequencyplanner™利用这种可预测的行为来精确仿真整数边界杂散功率（以及更多）。
图1显示了1900 mhz至2150 mhz（1 mhz步进）每个输出频率下最差情况下的整数边界杂散功率。可以看出，在2001 mhz时，最差情况下的ibs功率为–70 dbc（比载波功率低70 db）。在2000 mhz时，没有ibs，因为输出频率落在整数边界上。ibs功率随着载波远离整数边界而降低，直到载波开始接近下一个整数边界。
在整数边界（图2049中的2051 mhz和1 mhz）之间看到的杂散信号是二阶整数边界杂散。二阶整数边界杂散发生在整数边界之间的中间位置。通常，二阶ibs比一阶ibs低10 db至20 db。adisimfrequencyplanner仿真一阶、二阶、三阶、四阶和五阶整数边界杂散。
图1.在1900 mhz至2150 mhz的每个输出频率下，最差情况下整数边界会产生功率（1 mhz步长;100 khz环路带宽;hmc830）。
假设某个调制方案指出整数边界杂散功率高于–80 dbc的通道不可用;那么图10中大约1%的通道不再可用。为了克服这个问题，adisimfrequencyplanner可以优化pll/vco配置，以减少并在大多数情况下消除整数边界杂散。回想一下，整数边界杂散发生在pfd频率的整数倍处，并且在接近载波频率时最强。如果可以改变pfd频率，使pfd频率的整数倍与载波频率的偏移量足够大，那么ibs功率将降低到一个没有问题的水平。这就是adisimfrequencyplanner算法的作用——在考虑一阶到五阶整数边界杂散的相对功率的同时，adisimfrequencyplanner找到了最佳解决方案，从而在vco输出端产生尽可能低的整数边界杂散。
如何改变pfd频率？传统上，在pll/vco系统中，pfd频率保持固定。但是，通过充分利用可编程时钟分配源、pll基准输入分频器和pll小数n分频调制器架构，现在可以轻松更改每个输出通道的pfd频率。
在推荐的解决方案中，使用新的hmc7044时钟生成和分配芯片。hmc7044具有14个超低噪声输出;14 个输出中的每一个都有一个可编程分频器。通过将这些输出之一连接到pll参考输入，然后根据需要对输出分频器进行编程，pll可以使用参考频率阵列。
hmc7044是一款时钟分配系统，适用于adc、dac和其他系统组件使用多个同步时钟的应用。不需要太多输出的简单应用可以使用更简单的替代方案，例如hmc832或adf4351，两者都是集成pll和vco芯片。
然后，在pll参考输入端，可以根据需要对参考输入分频器（r分频器）进行编程，以将可用参考频率阵列分频为更大的pfd频率阵列（pfd频率是r分频器输出端的频率）。由于pll中的高阶小数n分频调制器，pfd频率的变化不会在实现所需的输出频率时造成问题。此外，pll的可编程电荷泵电流可用于补偿pfd频率的任何变化，从而保持恒定的环路带宽。
图2.显示pfd频率选择的框图。
例：
fpfd (mhz)
n icp fpfd × n = rfout (mhz)
comments
100 20.01 2.08 2001 ± 1 mhz 时的 ibs
75 26.68 1.88 2001
± 24 mhz 时的 ibs
其中：
icp= 可编程电荷泵电流
fpfd= 锁相环 pfd 频率;
n = pll 小数 n 分频值;
rfout= vco 输出频率/载波频率/所需信号
可编程电荷泵电流与pfd频率成反比——随着pfd频率的增加，电荷泵电流必须减小。这有助于保持环路滤波器的动态恒定。
使用adisimfrequencyplanner时，用户输入所需的输出频率范围、步长、pfd频率和基准频率约束以及环路滤波器参数。用户还可以选择可用的时钟发生器输出分频器和pll参考输入分频器。然后，adisimfrequency planner逐步完成每个所需的频率步进，并根据可用的pfd频率阵列计算最佳pfd频率。然后，adisim频率规划器向用户返回所需的分压器设置和电荷泵电流。数据可以轻松导出到终端应用的固件可以读取的查找表中，然后对hmc7044和pll/vco进行相应的编程。adisimfrequencyplanner还生成一系列绘图，向用户显示正在发生的事情。
在图3中，用户使用了与图1相同的配置，只是这次通过更改hmc7044输出分频器和pll基准输入分频器来优化pfd频率。未优化的模拟也以灰色显示，以便进行比较。
图3.输出配置与图1相同，但现在pfd频率得到了优化。
从图3可以看出，在整个输出范围内（1900 mhz至2150 mhz，步长为1 mhz），所有整数边界杂散现在都<–95 dbc。这代表了巨大的改进，并使非常高比例的所需输出都具有相同的出色质量。
将adisimfrequencyplanner应用于宽带vco
在测量adisimfrequencyplanner精度和有效性的实验中，将adi公司的几个高性能器件放在一起，并在实验室中进行评估。在实验中，使用了以下部分：
hmc7044时钟生成和分配：
高达 3.2 ghz 的输出。
兼容jesd204b。
超低噪声（<50 fs 抖动，12 khz 至 20 mhz）。
–142 dbc/hz，800 khz 偏移，983.04 mhz 输出。
16 个可编程输出。
adf5355集成pll和vco：
55 mhz 至 13.6 ghz 输出。
5 mm × 5 mm lfcsp 封装。
–138 dbc/hz，1 mhz 偏移，来自 3.4 ghz 输出。
hmc704超低噪声相环：
射频输入高达 8 ghz。
100 mhz 最大 pfd 频率。
–233 dbc/hz 归一化相位本底噪声。
虽然adf5355具有内部pll，但hmc704用于外部锁定adf5355 vco。此技术有两个主要优点：
整体相位噪声得益于adf5355业界领先的vco相位噪声和hmc704业界领先的pll相位噪声。
隔离vco和pll可以减少不需要的信号耦合，从而降低杂散信号的功率。
adisimfrequencyplanner用于以4800 khz步长（6300步）优化250 mhz至6000 mhz的输出范围。在每一步中，最佳分压器设置（因此最佳pfd频率）和电荷泵电流被编程为hmc7044、adf5355和hmc704。一旦器件被编程为输出阶跃，频谱分析仪就会测量载波功率以及一阶和二阶整数边界杂散的功率。频谱分析仪使用非常窄的频率跨度和分辨率带宽——即便如此，在大多数通道中，由于整数边界杂散功率低于仪器的本底噪声，因此仅测量噪声。
以下测量是在pfd频率限制在60 mhz和100 mhz之间的情况下进行的。环路带宽和相位裕量分别为17 khz和49.6°。
图4显示了hmc7044、adf5355和hmc704解决方案的实测和仿真结果。
仿真和测量了6000个输出通道。
大多数整数边界杂散在 –120 dbc 附近仿真。这低于频谱分析仪的本底噪声，因此仅测量噪声。
大多数频率的杂散低于–100 dbc！典型要求为 –70 dbc 至 –80 dbc。
优化不能改善ibs的唯一区域小于2 mhz，发生在2×hmc7044主时钟上——在此频率下，任何分频器组合都无法提高ibs性能。下面提供了替代解决方案。
图4.hmc7044、adf5355和hmc704的测量和仿真结果。请注意，无法优化的窄频率范围由adisimfrequencyplanner正确仿真。在大多数其他频率下，测量受到频谱分析仪本底噪声的限制。
只有一个非常窄的频率范围，优化pfd频率不会提高ibs性能。此频率范围是系统主时钟的两倍（在本例中为 2949.12 mhz × 2 = 5898.24 mhz）。在此频率下，如果应用有能力，建议将载波频率转移到附近更干净的频率，然后以数字（nco）方式移动基带频率以进行补偿。例如，偏移载波频率2 mhz，偏移数字基带频率2 mhz进行补偿。或者，如果系统中可能，更改主时钟频率以创建干净的输出频率。
如果采用上述更简单的解决方案（使用hmc832或adf4351代替hmc7044），则频率不存在问题！
从图4可以看出，adisimfrequencyplanner：
准确模拟整数边界杂散。
成功优化基准源和 pll/vco 系统，实现出色的整数边界杂散性能。
这使得某个范围内的更多通道可用，因此在昂贵的频谱中增加了物有所值。
非常快速地模拟宽频率范围系统。手动该过程可能需要数天甚至数周。在adisimfrequencyplanner中，上述6000步仿真只需不到一分钟的时间。
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pll和vco组合（pll/vco）只能以相位频率检测器参考频率的整数倍工作，称为整数n分频pll。 能够实现更精细频率步进的pll/vco称为小数n分频pll。 小数n分频pll/vco提供了更大的灵活性，并且使用更广泛。小数n分频pll通过以参考速率调制pll中的反馈路径来实现这一壮举。虽然小数n分频pll/vco能够实现比鉴相器参考频率更精细的频率步进，但它具有称为整数边界杂散（ibs）的杂散输出。整数边界杂散发生在整数 （1， 2， 3 ...20, 21 ...)pll 相位频率检测器参考（或比较）频率的倍数 （f聚苯乙烯).例如，如果 f聚苯乙烯= 100 mhz，在 100 mhz、200 mhz、300 mhz 处会有整数边界杂散......2000兆赫，2100兆赫。在所需vco输出信号为2001 mhz的系统中，将有一个2000 mhz的ibs，这将出现在与所需信号的1 mhz偏移处。由于pll系统中的有效采样，这种1 mhz偏移ibs混叠到目标信号的两侧。因此，当所需输出为2001 mhz时，2000 mhz和2002 mhz处将存在杂散信号。
整数边界杂散是不可取的，主要有两个原因：
如果它们与载波（所需信号）处于低频偏移，则ibs功率会产生积分相位噪声。
如果它们与载波的频率偏移较大，则ibs会将相邻通道调制/解调到所需通道，并导致系统失真。
在某些系统中，高整数边界杂散会使某些输出通道无法使用。如果系统在一定的频谱带宽中有1000个通道，并且10%的通道具有高于特定功率水平的杂散信号，则这100个通道可能无法使用。在频谱带宽花费大量资金的协议中，如果无法使用10%的可用信道，那就是浪费。
当整数边界落在所需输出频率的pll带宽内时，整数边界杂散最强。也就是说，如果输出频率为2000.01 mhz，环路带宽为50 khz，则ibs将最强。当输出频率远离整数边界时，ibs的功率以可计算和可重复的方式降低。adi公司的新型免费仿真器adisimfrequencyplanner™利用这种可预测的行为来精确仿真整数边界杂散功率（以及更多）。
图1显示了1900 mhz至2150 mhz（1 mhz步进）每个输出频率下最差情况下的整数边界杂散功率。可以看出，在2001 mhz时，最差情况下的ibs功率为–70 dbc（比载波功率低70 db）。在2000 mhz时，没有ibs，因为输出频率落在整数边界上。ibs功率随着载波远离整数边界而降低，直到载波开始接近下一个整数边界。
在整数边界（图2049中的2051 mhz和1 mhz）之间看到的杂散信号是二阶整数边界杂散。二阶整数边界杂散发生在整数边界之间的中间位置。通常，二阶ibs比一阶ibs低10 db至20 db。adisimfrequencyplanner仿真一阶、二阶、三阶、四阶和五阶整数边界杂散。
图1.在1900 mhz至2150 mhz的每个输出频率下，最差情况下整数边界会产生功率（1 mhz步长;100 khz环路带宽;hmc830）。
假设某个调制方案指出整数边界杂散功率高于–80 dbc的通道不可用;那么图10中大约1%的通道不再可用。为了克服这个问题，adisimfrequencyplanner可以优化pll/vco配置，以减少并在大多数情况下消除整数边界杂散。回想一下，整数边界杂散发生在pfd频率的整数倍处，并且在接近载波频率时最强。如果可以改变pfd频率，使pfd频率的整数倍与载波频率的偏移量足够大，那么ibs功率将降低到一个没有问题的水平。这就是adisimfrequencyplanner算法的作用——在考虑一阶到五阶整数边界杂散的相对功率的同时，adisimfrequencyplanner找到了最佳解决方案，从而在vco输出端产生尽可能低的整数边界杂散。
如何改变pfd频率？传统上，在pll/vco系统中，pfd频率保持固定。但是，通过充分利用可编程时钟分配源、pll基准输入分频器和pll小数n分频调制器架构，现在可以轻松更改每个输出通道的pfd频率。
在推荐的解决方案中，使用新的hmc7044时钟生成和分配芯片。hmc7044具有14个超低噪声输出;14 个输出中的每一个都有一个可编程分频器。通过将这些输出之一连接到pll参考输入，然后根据需要对输出分频器进行编程，pll可以使用参考频率阵列。
hmc7044是一款时钟分配系统，适用于adc、dac和其他系统组件使用多个同步时钟的应用。不需要太多输出的简单应用可以使用更简单的替代方案，例如hmc832或adf4351，两者都是集成pll和vco芯片。
然后，在pll参考输入端，可以根据需要对参考输入分频器（r分频器）进行编程，以将可用参考频率阵列分频为更大的pfd频率阵列（pfd频率是r分频器输出端的频率）。由于pll中的高阶小数n分频调制器，pfd频率的变化不会在实现所需的输出频率时造成问题。此外，pll的可编程电荷泵电流可用于补偿pfd频率的任何变化，从而保持恒定的环路带宽。
图2.显示pfd频率选择的框图。
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fpfd (mhz)
n icp fpfd × n = rfout (mhz)
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75 26.68 1.88 2001
± 24 mhz 时的 ibs
其中：
icp= 可编程电荷泵电流
fpfd= 锁相环 pfd 频率;
n = pll 小数 n 分频值;
rfout= vco 输出频率/载波频率/所需信号
可编程电荷泵电流与pfd频率成反比——随着pfd频率的增加，电荷泵电流必须减小。这有助于保持环路滤波器的动态恒定。
使用adisimfrequencyplanner时，用户输入所需的输出频率范围、步长、pfd频率和基准频率约束以及环路滤波器参数。用户还可以选择可用的时钟发生器输出分频器和pll参考输入分频器。然后，adisimfrequency planner逐步完成每个所需的频率步进，并根据可用的pfd频率阵列计算最佳pfd频率。然后，adisim频率规划器向用户返回所需的分压器设置和电荷泵电流。数据可以轻松导出到终端应用的固件可以读取的查找表中，然后对hmc7044和pll/vco进行相应的编程。adisimfrequencyplanner还生成一系列绘图，向用户显示正在发生的事情。
在图3中，用户使用了与图1相同的配置，只是这次通过更改hmc7044输出分频器和pll基准输入分频器来优化pfd频率。未优化的模拟也以灰色显示，以便进行比较。
图3.输出配置与图1相同，但现在pfd频率得到了优化。
从图3可以看出，在整个输出范围内（1900 mhz至2150 mhz，步长为1 mhz），所有整数边界杂散现在都<–95 dbc。这代表了巨大的改进，并使非常高比例的所需输出都具有相同的出色质量。
将adisimfrequencyplanner应用于宽带vco
在测量adisimfrequencyplanner精度和有效性的实验中，将adi公司的几个高性能器件放在一起，并在实验室中进行评估。在实验中，使用了以下部分：
hmc7044时钟生成和分配：
高达 3.2 ghz 的输出。
兼容jesd204b。
超低噪声（<50 fs 抖动，12 khz 至 20 mhz）。
–142 dbc/hz，800 khz 偏移，983.04 mhz 输出。
16 个可编程输出。
adf5355集成pll和vco：
55 mhz 至 13.6 ghz 输出。
5 mm × 5 mm lfcsp 封装。
–138 dbc/hz，1 mhz 偏移，来自 3.4 ghz 输出。
hmc704超低噪声相环：
射频输入高达 8 ghz。
100 mhz 最大 pfd 频率。
–233 dbc/hz 归一化相位本底噪声。
虽然adf5355具有内部pll，但hmc704用于外部锁定adf5355 vco。此技术有两个主要优点：
整体相位噪声得益于adf5355业界领先的vco相位噪声和hmc704业界领先的pll相位噪声。
隔离vco和pll可以减少不需要的信号耦合，从而降低杂散信号的功率。
adisimfrequencyplanner用于以4800 khz步长（6300步）优化250 mhz至6000 mhz的输出范围。在每一步中，最佳分压器设置（因此最佳pfd频率）和电荷泵电流被编程为hmc7044、adf5355和hmc704。一旦器件被编程为输出阶跃，频谱分析仪就会测量载波功率以及一阶和二阶整数边界杂散的功率。频谱分析仪使用非常窄的频率跨度和分辨率带宽——即便如此，在大多数通道中，由于整数边界杂散功率低于仪器的本底噪声，因此仅测量噪声。
以下测量是在pfd频率限制在60 mhz和100 mhz之间的情况下进行的。环路带宽和相位裕量分别为17 khz和49.6°。
图4显示了hmc7044、adf5355和hmc704解决方案的实测和仿真结果。
仿真和测量了6000个输出通道。
大多数整数边界杂散在 –120 dbc 附近仿真。这低于频谱分析仪的本底噪声，因此仅测量噪声。
大多数频率的杂散低于–100 dbc！典型要求为 –70 dbc 至 –80 dbc。
优化不能改善ibs的唯一区域小于2 mhz，发生在2×hmc7044主时钟上——在此频率下，任何分频器组合都无法提高ibs性能。下面提供了替代解决方案。
图4.hmc7044、adf5355和hmc704的测量和仿真结果。请注意，无法优化的窄频率范围由adisimfrequencyplanner正确仿真。在大多数其他频率下，测量受到频谱分析仪本底噪声的限制。
只有一个非常窄的频率范围，优化pfd频率不会提高ibs性能。此频率范围是系统主时钟的两倍（在本例中为 2949.12 mhz × 2 = 5898.24 mhz）。在此频率下，如果应用有能力，建议将载波频率转移到附近更干净的频率，然后以数字（nco）方式移动基带频率以进行补偿。例如，偏移载波频率2 mhz，偏移数字基带频率2 mhz进行补偿。或者，如果系统中可能，更改主时钟频率以创建干净的输出频率。
如果采用上述更简单的解决方案（使用hmc832或adf4351代替hmc7044），则频率不存在问题！
从图4可以看出，adisimfrequencyplanner：
准确模拟整数边界杂散。
成功优化基准源和 pll/vco 系统，实现出色的整数边界杂散性能。
这使得某个范围内的更多通道可用，因此在昂贵的频谱中增加了物有所值。
非常快速地模拟宽频率范围系统。手动该过程可能需要数天甚至数周。在adisimfrequencyplanner中，上述6000步仿真只需不到一分钟的时间。
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