BJ-EPM CPLD开发板：VHDL入门例程1
-- filename ﹕ clkdiv.vhd
-- author ﹕ wuhouhang
-- description ﹕ 分频计数器，50mhz时钟做分频后的50%占空比方波驱动蜂鸣器发声
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity clkdiv is
port (
clk : in std_logic; --50mhz输入时钟
rst_n : in std_logic; --低电平复位信号
clk_div : out std_logic --分频信号，连接到蜂鸣器
);
end entity clkdiv;
--20bit计数器循环计数
architecture counter of clkdiv is
signal cnt20b : std_logic_vector (19 downto 0); --20bit计数器
begin
process (clk,rst_n)
begin
if rst_n = '0' then
cnt20b <= x00000;
elsif clk'event and clk = '1' then
cnt20b <= cnt20b+1; --分频计数
end if;
end process;
clk_div <= cnt20b(19); --分频赋值
end architecture counter;
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);
end entity clkdiv;
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cnt20b <= x00000;
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