具有14通道分配功能的单芯片时钟发生器解决了网络中的时序挑战
全球对通信服务的需求持续上升，制造商必须不断减小新安装网络设备的尺寸和成本，同时坚持高标准的服务和质量。构建强大网络的一部分是管理时钟。时钟和定时要求范围从有线和无线网络集线器的系统级同步到高密度收发器机柜内的本地信号分配。为了应对这些广泛的设计挑战，公司聘请信号完整性专家来解释规范，监督测试，并推荐保证在整个网络中保持干净、低抖动时钟的组件。
向任何信号完整性专家询问时间抖动，他/她可能会概述分布式组件带来的挑战，这些挑战逐一占用了系统的总抖动预算。时钟上的时间抖动是边沿不确定性的量度。所有系统都可以容忍一定程度的时钟边沿不确定性。但是，当时钟边沿越来越随机地出现时，系统就会开始崩溃。错过一个时钟周期可能会导致发射器和接收器不同步。
当时间抖动限制系统的整体信噪比或误码率时，数据可能会丢失。在移动网络中，这可能会导致通话质量下降，甚至掉线。
考虑一个需要四个串联时钟函数的系统：倍频、分频、相位偏移和电平转换。如果每个功能由单独的组件执行，则必须以数学方式组合每个器件的时间抖动，以计算总时钟路径抖动。四个级联分量，每个分量的抖动规格为 1.5 皮秒 （ps） rms，产生的总抖动为 3 ps rms（注意：平方和方法的平方根适用）。
因此，完整的时钟路径的抖动是单个元件的两倍。
现在，将其与将所有关键定时功能集成到单个器件中的解决方案进行比较，即完整的锁相环（pll），包括用于倍频的压控振荡器（vco）、具有内置相位偏移功能的五通道分频器以及提供lvpecl、lvds或cmos电平选择的时钟输出驱动器。通过集成方法，总时钟路径抖动可以控制在远低于1 ps rms。
adi公司的ad9516集成式2.8 ghz时钟发生器，具有14通道分配功能，使网络设计人员能够从单个芯片生成14个干净的低抖动时钟。此外，ad9516的9516路lvpecl输出之间的时间偏差较低。此功能意味着设计人员可以确保所有六个时钟边沿都发生在明确定义的时间窗口内。lvds/cmos通道包括可编程延迟块，可用于补偿系统其他部分的延迟。两个输入（a 和 b）具有自动切换功能，可在参考时钟发生故障时提供保护。最后，由于独立振荡器是网络中最有可能发生故障的元件之一，ad通过片内集成vco来提高整体系统可靠性。
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