中端FPGA提高可靠性和电源效率
从网络和蜂窝基础设施到国防、商业航空和工业 4.0 的应用需要 fpga 的特性与数据中心市场所需的特性截然不同。虽然数据中心的重点是工作负载加速，但这些其他应用程序中的系统仍然需要在不牺牲性能和可靠性的情况下将低功耗和成本进行具有挑战性的组合。注意力转向了专门为解决这些挑战而构建的新型中端 fpga，它使用了新的工艺技术、器件架构、结构设计、收发器策略和内置安全措施。
工艺技术的选择对中端 fpga 细分市场有着特别重要的影响。采用氧化硅氮化硅 （sonos） 非易失性 （nv） 工艺技术使设备能够提供显着的成本和性能优势，优于替代方法，包括在相同甚至更小的节点上基于 sram 的 fpga，以及65nm 和更早节点的浮栅 nv 技术。成本优势来自于从 65nm 到 28nm 的比例因子——大约 50%。与 65nm 相比，28nm 节点的基本晶体管性能优势约为 2.5 倍，使用反相器传播延迟进行比较。除了提供这些优势之外，这种方法还支持有价值的功能，包括低功耗模式、“即时开启”功能和单粒子翻转 （seu） 免疫。
sonos 和浮栅 nv 技术如何工作
当电荷转移到电荷存储层以产生影响 nv 晶体管特性的偏置时，该器件被编程。在负电荷的情况下，就好像金属氧化物半导体 （mos） 晶体管栅极施加了负偏压，因此器件将强烈“关闭”。在正电荷的情况下（电子耗尽，或额外的“空穴”），栅极是正偏压的，因此器件将强烈“开启”。
在以前的闪存架构中，浮动栅极非易失性器件需要 17.5 v 的电压，并且需要消耗大量裸片面积的大型电荷泵。浮栅技术使用具有导电poly-1层的双多晶硅晶体管堆叠作为电荷存储元件，称为浮栅。底部氧化层厚度对于防止由于缺陷引起的电荷损失和确定编程电压都至关重要。较厚的底部氧化物可防止由于氧化物缺陷导致的电荷损失，但需要较高的编程电压。为了防止由于氧化物缺陷导致的电荷损失，fpga 产品使用了相对较厚的底部氧化物以实现高可靠性。它们需要 17.5 v 来编程。
下图显示了浮栅非易失性器件的详细说明。
【图1 | 浮栅非易失性晶体管。］
相比之下，sonos 技术仅需要 7.5 v 进行编程，因此电荷泵可以更小。该技术可实现更小的裸片尺寸，并有助于提高设备的成本效益。
sonos 器件使用具有非导电氮化物介电层（氮化硅，si3n4）的单个多晶晶体管堆叠作为电荷存储元件。其优点是，如果底部氧化物中存在缺陷，则在缺陷附近只会损失非常少量的电荷。大多数存储的电荷保持原样，因为存储的电荷在绝缘氮化物层中是不可移动的。与浮栅技术相比，这允许使用更薄的底部氧化物，可以使用更低的编程电压 （~7.5 v） 和更小的电荷泵进行编程。
下图显示了 sonos 晶体管。
【图2 | sonos技术］
虽然与未增强的 cmos 制造工艺相比，sonos 需要一些额外的工艺步骤，但它使用的晶体管比 sram 存储元件少，因此非常具有成本竞争力。
提高可靠性和电源效率
28nm sonos nv 技术通过使用包含 n 通道和 p 通道 nv 器件的推挽单元来提高可靠性。nv 器件不在数据速度路径中，仅用于控制用作数据路径开关的标准晶体管。这提供了很大的功能优势，因为 nv 器件阈值电压 （vt） 的任何变化都不会改变开关电导。
推挽单元的简单描述是，n-ch 和 p-ch 器件串联堆叠在电源和接地轨之间，其中一个处于“开启状态”，一个处于“关闭状态” 。” n-ch和p-ch nv器件相互竞争以控制开关晶体管的栅极。on 器件将压倒 off 器件并将开关器件的栅极驱动到高电压或低电压（取决于打开和关闭的 nv 晶体管），从而使开关处于打开或关闭状态。如果 nv 设备中的任何一个是弱位（即，在允许的最低 vt 限制下），则另一个位仍保持正确状态。这充当了一种内置的准冗余，因为一个 nv 设备可能很弱，并且在产品的整个生命周期内都不会出现性能下降。
与替代 fpga 技术相比，新一代 fpga 的功耗也低得多。造成这种情况的一个重要原因是 sonos nv fpga 配置单元。下图显示了 nv 单元的两个示意图，突出显示了控制 fpga 数据信号路径的不同可编程“配置”状态。存在数据路径被关闭的关闭状态和数据路径被打开的开启状态。
【图3 | 堆叠和切换泄漏路径。］
考虑堆栈和开关泄漏路径（图 3）。在“堆栈”泄漏路径中，两个 nv 元件之一始终被编程为非常深的关断状态。以“开启状态”为例，n-ch nv 元件处于关闭状态，其 vt 比正常晶体管 vt 偏移约 0.5 v，因此泄漏将降至可忽略不计的水平。nv 堆栈的泄漏极低——远低于标准 cmos 晶体管堆栈的泄漏。此外，nv 配置存储单元中的晶体管比 sram 存储单元中的晶体管少。
“开关”泄漏路径是“关闭状态”开关的泄漏——“fpga 逻辑信号路径”泄漏。该开关器件是一种高压器件，经过优化可提供比标准晶体管低得多的泄漏。
新能力
sonos nv 技术还支持多种新的 fpga 功能，其中第一个是省电模式。这种能力的一个例子可以在 microsemi 的 polarfire fpga flash*freeze 模式中看到，在此模式下，产品可以进入关闭 fpga 逻辑块中配置存储器的电源电压的状态，同时将用户的状态保存在低电平。电源锁存器。这将待机功率降低了大约三分之二。microsemi 对这一功能的独特实现是通过使用易失性 fpga 技术无法实现的 nv 配置单元实现的。nv 单元将在器件断电后保持其状态，允许 fpga 无需重新配置即可恢复正常运行。
另一个重要的功能发生在上电时：在电源恢复时无需重新加载 fpga 设计代码，因为 fpga 逻辑配置单元在断电后保持其状态。因此，不需要外部引导 prom，并且已编程的 fpga 可作为单芯片完全发挥作用。此外，启动时间非常快，因为在 fpga 可用之前无需进行大量数据传输或解密。一上电，数百万个配置单元就直接控制相应的开关晶体管。
此外，非易失性技术使 fpga 逻辑配置 seu 免疫。这与基于 sram 的 fpga 中的配置存储器形成对比，后者会因中子命中而翻转状态。配置存储器异常问题尤其严重，因为配置存储器必须在器件的所有运行时间内保持静态且无错误，才能正确运行 fpga。在设备断电或单元被正确重新编程之前，任何不安都会持续存在。如果在错误状态下发生故障，fpga 架构的逻辑或布线将出错，可能不仅导致单个错误数据值，而且会导致一串错误结果，直到修复为止。这可能需要完全重新启动系统。在 polarfire fpga 系列的示例中，sonos nv 电荷存储在氮化物电介质中，它不易受到中子撞击造成的电荷损失。与 sram fpga 相比，这提高了可靠性。
成本优化的中档 fpga 器件在通信、国防和工业市场中需要尽可能低的功耗、密度高达 500k 逻辑元件 （le） 的应用中变得越来越重要。转向 sonos nv 工艺技术使 fpga 能够提供显着的成本和性能优势，优于替代方法，包括相同或更小节点上的基于 sram 的 fpga，以及 65nm 和更旧节点上的浮栅 nv 技术。
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在以前的闪存架构中，浮动栅极非易失性器件需要 17.5 v 的电压，并且需要消耗大量裸片面积的大型电荷泵。浮栅技术使用具有导电poly-1层的双多晶硅晶体管堆叠作为电荷存储元件，称为浮栅。底部氧化层厚度对于防止由于缺陷引起的电荷损失和确定编程电压都至关重要。较厚的底部氧化物可防止由于氧化物缺陷导致的电荷损失，但需要较高的编程电压。为了防止由于氧化物缺陷导致的电荷损失，fpga 产品使用了相对较厚的底部氧化物以实现高可靠性。它们需要 17.5 v 来编程。
下图显示了浮栅非易失性器件的详细说明。
【图1 | 浮栅非易失性晶体管。］
相比之下，sonos 技术仅需要 7.5 v 进行编程，因此电荷泵可以更小。该技术可实现更小的裸片尺寸，并有助于提高设备的成本效益。
sonos 器件使用具有非导电氮化物介电层（氮化硅，si3n4）的单个多晶晶体管堆叠作为电荷存储元件。其优点是，如果底部氧化物中存在缺陷，则在缺陷附近只会损失非常少量的电荷。大多数存储的电荷保持原样，因为存储的电荷在绝缘氮化物层中是不可移动的。与浮栅技术相比，这允许使用更薄的底部氧化物，可以使用更低的编程电压 （~7.5 v） 和更小的电荷泵进行编程。
下图显示了 sonos 晶体管。
【图2 | sonos技术］
虽然与未增强的 cmos 制造工艺相比，sonos 需要一些额外的工艺步骤，但它使用的晶体管比 sram 存储元件少，因此非常具有成本竞争力。
提高可靠性和电源效率
28nm sonos nv 技术通过使用包含 n 通道和 p 通道 nv 器件的推挽单元来提高可靠性。nv 器件不在数据速度路径中，仅用于控制用作数据路径开关的标准晶体管。这提供了很大的功能优势，因为 nv 器件阈值电压 （vt） 的任何变化都不会改变开关电导。
推挽单元的简单描述是，n-ch 和 p-ch 器件串联堆叠在电源和接地轨之间，其中一个处于“开启状态”，一个处于“关闭状态” 。” n-ch和p-ch nv器件相互竞争以控制开关晶体管的栅极。on 器件将压倒 off 器件并将开关器件的栅极驱动到高电压或低电压（取决于打开和关闭的 nv 晶体管），从而使开关处于打开或关闭状态。如果 nv 设备中的任何一个是弱位（即，在允许的最低 vt 限制下），则另一个位仍保持正确状态。这充当了一种内置的准冗余，因为一个 nv 设备可能很弱，并且在产品的整个生命周期内都不会出现性能下降。
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