GTX/GTH收发器时钟架构应用
引言：本文我们介绍gtx/gth收发器时钟架构应用，该文内容对进行pcie和xaui开发的fpga逻辑设计人员具有实际参考价值，具体介绍：
pcie参考时钟设计
xaui参考时钟设计
1.pcie参考时钟设计
1.1参考输入时钟
gtx/gth收发器使用参考时钟产生内部比特时钟用于发送和接收数据。收发器使用pcie模式时，推荐的参考时钟为100mhz，参考时钟也可以选择125mhz或者250mhz。
参考输入时钟经过ibufds_gte2原句驱动gtx/gth收发器参考时钟。如果tx buffer旁路，txoutclksel必须选择gtx/gth收发器的参考时钟作为txoutclk源时钟。该参考时钟在电源上电后必须保持稳定和自由运行。
对于异步时钟应用，最差的频率偏移必须保持在±600ppm或者±300ppm。gtx/gth收发器内部产生的25mhz时钟来自参考时钟分频，用于同步器和定时器以及各种gtx/gth收发器操作，如复位、电源管理、速率改变、oob等。
pcie参考时钟推荐的cpll分频器和时钟设置如图1所示。
图1、pcie参考时钟推荐的cpll分频器和时钟设置
对于pcie gen3应用，qpll必须使用，图2显示了推荐的qpll配置。
图2、推荐的qpll设置
1.2 并行时钟（pclk）
在pcie模式中，pclk是fpga逻辑接口，用来同步并行接口数据传输。在gen1应用中推荐的pclk时钟为125mhz，在gen2和gen3中推荐的pclk为250mhz。通常一个mmcme2_adv通过参考输入时钟产生125mhz和250mhz时钟。当mmcme2_adv使用时，用户可以通过bufgmux选择想要的时钟。推荐pcie模式中内部和外部数据位宽相同，此时[tx/rx]usrclk和[tx/rx]usrclk2时钟频率相同。
在gen1、gen2和gen3中，推荐tx buffer旁路，此时txoutclksel必须gtx/gth收发器参考时钟通过txoutclk端口后作为txusrclk2的源时钟。为了最小化tx lane和lane之间偏移，所有lane的txusrclk和txusrclk2必须来源相同的时钟源。
在gen1、gen2和gen3中，推荐使用rx buffer。当rx buffer应用在同步时钟应用中，gtx/gth收发器参考时钟为rxusrclk和rxusrclk2的源时钟。图3显示了pcie同步时钟应用架构。
图3、pcie同步时钟架构举例
当rx buffer用在异步时钟应用中，rx恢复时钟来自主lane0，作为rxusrclk和rxusrclk2时钟源。图4显示了pcie异步时钟架构，图中如果使用bufgmux原句，则bufg可以插入pclk路径中用于平衡路径时序。
图4、pcie异步时钟架构举例
2.xaui时钟设计
2.1 参考输入时钟
对于xaui应用，使用单一156.25mhz参考时钟。如图5所示，参考输入时钟通过ibufds_gte2驱动gtxe2_common。
图4、xaui时钟架构举例
图5中qpll推荐的时钟配置如图6所示。
图6、qpll推荐的时钟配置
2.2 并行时钟
在xaui操作模式中，gtx/gth收发器内部数据位宽和fpga接口位宽为2字节位宽，此时，[tx/rx]usrclk和[tx/rx]usrclk2频率相同，即都为156.25mhz。
对于xaui应用，推荐tx buffer旁路，此时txoutclksel设置为3'b011，使用gtx/gth收发器参考时钟作为txusrclk和txusrclk2时钟源。
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pcie参考时钟设计
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1.pcie参考时钟设计
1.1参考输入时钟
gtx/gth收发器使用参考时钟产生内部比特时钟用于发送和接收数据。收发器使用pcie模式时，推荐的参考时钟为100mhz，参考时钟也可以选择125mhz或者250mhz。
参考输入时钟经过ibufds_gte2原句驱动gtx/gth收发器参考时钟。如果tx buffer旁路，txoutclksel必须选择gtx/gth收发器的参考时钟作为txoutclk源时钟。该参考时钟在电源上电后必须保持稳定和自由运行。
对于异步时钟应用，最差的频率偏移必须保持在±600ppm或者±300ppm。gtx/gth收发器内部产生的25mhz时钟来自参考时钟分频，用于同步器和定时器以及各种gtx/gth收发器操作，如复位、电源管理、速率改变、oob等。
pcie参考时钟推荐的cpll分频器和时钟设置如图1所示。
图1、pcie参考时钟推荐的cpll分频器和时钟设置
对于pcie gen3应用，qpll必须使用，图2显示了推荐的qpll配置。
图2、推荐的qpll设置
1.2 并行时钟（pclk）
在pcie模式中，pclk是fpga逻辑接口，用来同步并行接口数据传输。在gen1应用中推荐的pclk时钟为125mhz，在gen2和gen3中推荐的pclk为250mhz。通常一个mmcme2_adv通过参考输入时钟产生125mhz和250mhz时钟。当mmcme2_adv使用时，用户可以通过bufgmux选择想要的时钟。推荐pcie模式中内部和外部数据位宽相同，此时[tx/rx]usrclk和[tx/rx]usrclk2时钟频率相同。
在gen1、gen2和gen3中，推荐tx buffer旁路，此时txoutclksel必须gtx/gth收发器参考时钟通过txoutclk端口后作为txusrclk2的源时钟。为了最小化tx lane和lane之间偏移，所有lane的txusrclk和txusrclk2必须来源相同的时钟源。
在gen1、gen2和gen3中，推荐使用rx buffer。当rx buffer应用在同步时钟应用中，gtx/gth收发器参考时钟为rxusrclk和rxusrclk2的源时钟。图3显示了pcie同步时钟应用架构。
图3、pcie同步时钟架构举例
当rx buffer用在异步时钟应用中，rx恢复时钟来自主lane0，作为rxusrclk和rxusrclk2时钟源。图4显示了pcie异步时钟架构，图中如果使用bufgmux原句，则bufg可以插入pclk路径中用于平衡路径时序。
图4、pcie异步时钟架构举例
2.xaui时钟设计
2.1 参考输入时钟
对于xaui应用，使用单一156.25mhz参考时钟。如图5所示，参考输入时钟通过ibufds_gte2驱动gtxe2_common。
图4、xaui时钟架构举例
图5中qpll推荐的时钟配置如图6所示。
图6、qpll推荐的时钟配置
2.2 并行时钟
在xaui操作模式中，gtx/gth收发器内部数据位宽和fpga接口位宽为2字节位宽，此时，[tx/rx]usrclk和[tx/rx]usrclk2频率相同，即都为156.25mhz。
对于xaui应用，推荐tx buffer旁路，此时txoutclksel设置为3'b011，使用gtx/gth收发器参考时钟作为txusrclk和txusrclk2时钟源。
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