在DDR存储器终端电压电源中增加电压下降可降低输出电容
用于产生 ddr 存储器终止电压的电源，即使在极端负载瞬变期间，从最大额定灌电流到最大额定拉电流，也只能承受 40mv 的变化。通常使用昂贵的大型电容器来确保不超过容差带。但是，通过增加ddr存储器终端电压的下降，电源输出电容可以大大降低。本应用笔记说明了使用max1917的技术。
ddr 内存的终止电压电源需要跟踪 ddr 内存电源电压 vddq，并且需要源出和吸收负载电流。在极端负载瞬变期间，从最大额定灌电流到最大额定拉电流，其最大电压偏差不应超过40mv。
max1917采用快速pwm控制架构，在一个开关周期内响应阶跃负载变化，从而减少对输出电容的要求。通过在设计中增加有意的电压下降，可以进一步降低输出电容，而不会损失瞬态性能。
例如，在 1.25v/7a 终端 vtt 电源中，输出电容的选择应使 esr 小于：
输出端的 560 个 4μf/270v oscan 电容器、2 个 5μf/150.4v spcap 或 270 个 2μf/2v poscap 可满足此 esr 要求。出于空间考虑，选择了5个35μf/7v spcap，总esr为7.7mω。这在 -1a 至 a 至 -a 的阶跃负载变化期间产生 mv 的最大电压偏差，不包括输出纹波电压。图 显示了 vtt 终端电压电源的原理图。
图1.1.25v/7a vtt 电源原理图
图2显示了阶跃负载瞬变期间vtt和输出电流的波形。从该图中可以明显看出，最大电压偏差小于40mv。从图2中还可以清楚地看出，峰值电压过冲或下冲在负载瞬态结束后立即结束，表明环路响应非常快。
图2.阶跃负载瞬变期间的vtt和负载电流波形。
当使用下垂方法时，所需的esr可以加倍，即先前计算的5mω。最大抗下垂电阻由下式给出
其中 v负荷是负载调整率，约为1mv/a，包括走线电阻，v。脉动是输出纹波电压。考虑到一定的设计裕量，选择2mω电阻r3，如图3所示。此外，使用四个spcap而不是三个设计裕量，但与图2相比，需要的电容减少了1个。图4显示了相同负载瞬态响应下的vtt电压和负载电流波形。最大电压偏差完全在80mv电压范围内。总之，增加输出压降会进一步降低所需的输出电容，从而降低系统总成本。
图3.带输出下垂的vtt电源原理图。
图4.负载瞬态期间的vtt和负载电流波形，输出下降。
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图2显示了阶跃负载瞬变期间vtt和输出电流的波形。从该图中可以明显看出，最大电压偏差小于40mv。从图2中还可以清楚地看出，峰值电压过冲或下冲在负载瞬态结束后立即结束，表明环路响应非常快。
图2.阶跃负载瞬变期间的vtt和负载电流波形。
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图3.带输出下垂的vtt电源原理图。
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