UltraScale– UltraScale FPGA中IODelay相比7Series FPGA的改变
iodelay是xilinx fpga io结构内，一个很有用处的单元，至少从spartan6/virtex5时代开始，就已经集成了这一技术，在很多高速接口互联时，我们都可能找到iodelay的用武之地。在最新的ultrascale系列fpga中，iodelay这一单元的具体用法，跟7series中相比产生了一些变化。本文总结下，供读者参考。
1. 7series fpga中iodelay的用法
在7series中，iodelay都需要配合iodelayctrl来使用。其延迟步进阶数总共为64个taps，每个tap精度是trefclk/64。refclk提供3种设置，分别是200mhz，300mhz，和400mhz，所以相对应的延迟精度分别为：5ns/64=78ps，3.333ns/64=52ps，2.5ns/64=39ps。
2.在ultrascale fpga中
相比7series，最大的区别是，iodelayctrl补偿时，针对的是整个delayline，而不是单个的delay tap element。
iodelay提供了2种使用模式供用户选择，分别是time mode和count mode
在time mode中，延迟是加入了温度补偿的，因此延迟值比较精确。在count mode中，不配合使用idelayctrl，每个tap的延迟值在2.5ps-15ps之间随机不固定。一般我们都会使用time mode，因此重点说下这个mode的使用方法。
在time mode下，我们可以在ip配置初始时指定延迟的具体数值，单位是ps，范围是0-1250ps。这种模式对应的delay_type属性是fixed。
如果在time mode下，我们想动态的调整iodelay的延迟值该怎么办呢？方法如下，首先需要把delay_type属性配置成variable或者var_load，然后遵循以下步骤：
①. deassert (low) the en_vtc pin.
②. wait a minimum of 10 clock cycles.
③. use the ce and inc ports to increment or decrement the delay line.
④. wait a minimum of 5 clock cycles.
⑤. (option for multiple updates) increment or decrement of the delayline needs to be performed. go to step 3, or else proceed to step 6.
⑥. wait a minimum of 10 clock cycles.
⑦. assert the en_vtc pin.
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2.在ultrascale fpga中
相比7series，最大的区别是，iodelayctrl补偿时，针对的是整个delayline，而不是单个的delay tap element。
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在time mode中，延迟是加入了温度补偿的，因此延迟值比较精确。在count mode中，不配合使用idelayctrl，每个tap的延迟值在2.5ps-15ps之间随机不固定。一般我们都会使用time mode，因此重点说下这个mode的使用方法。
在time mode下，我们可以在ip配置初始时指定延迟的具体数值，单位是ps，范围是0-1250ps。这种模式对应的delay_type属性是fixed。
如果在time mode下，我们想动态的调整iodelay的延迟值该怎么办呢？方法如下，首先需要把delay_type属性配置成variable或者var_load，然后遵循以下步骤：
①. deassert (low) the en_vtc pin.
②. wait a minimum of 10 clock cycles.
③. use the ce and inc ports to increment or decrement the delay line.
④. wait a minimum of 5 clock cycles.
⑤. (option for multiple updates) increment or decrement of the delayline needs to be performed. go to step 3, or else proceed to step 6.
⑥. wait a minimum of 10 clock cycles.
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