I2S接口概述和与DSP的连接方法
i2s接口概述
i²s或i2s（inter-ic sound或integrated interchip sound）是由飞利浦公司（现nxp）在1986年制定的一种用于音频ic或者设备之间传输数字pcm信息的一种接口标准。i2s常被使用在各种音源到音频dac中。由于i2s将信号以及时钟分开传送，它的jitter失真十分地小。i2s和i2c名字非常的像，但是切记，他们完全不是一个东西，甚至连时序都不太像，要说同i2s最像的还是spi。i2s规范最终的修订是在1996年。
i2s接口硬件定义
nxp公司的i2s是一套硬件+时序规范。i2s硬件上有3个主要信号：
continuous serial clock，连续串行时钟sck，在一些资料中也就sclk或者bclk，即对应数字音频的每一位数据，sclk有1个脉冲。sclk的频率=2×采样频率×采样位数。
word select，字选择ws，又叫帧时钟lrck，用于切换左右声道的数据。ws为“0”表示代表传输的是左声道的数据，为“1”则表示正在传输的是右声道的数据。ws的频率等于采样频率。
serial data，串行数据sd，又叫sdata，是用二进制补码表示的音频数据。
有时为了使系统间能够更好地同步，还需要另外传输一个信号mclk，称为主时钟，也叫系统时钟（sys clock），是采样频率的256倍或384倍，这个信号在后面会单独讲到。
i2s接口时序与对齐
i2s接口有着统一的硬件定义，但是数据的传输格式又各有不同，我们把他们分成三类：
i2s格式
左对齐格式，left justified
右对齐格式，right justified，也叫eiaj或者sony格式
这三种传输格式，基本都是相同的，不同之处在于sd数据同ws信号的对齐位置。i2s格式的信号无论有多少位有效数据，数据的最高位总是出现在ws变化（也就是一帧开始）后的第2个sck脉冲处，见下面i2s格式图：
i2s timing
故名思议，左对齐（left justified）、右对齐（right justified)指的是数据信号对齐的方式，左对齐的时候最高位数据在第一个时钟就出现，而右对齐的时候数据最低位在最后一个时钟出现。这就是他们的本质区别。左右对齐模式随具体的芯片不同而不同，在使用的时候需要仔细阅读芯片手册。i2s允许接收端与发送端的有效位数可以不同。如果接收端能处理的有效位数少于发送端，可以放弃数据帧中多余的低位数据；如果接收端能处理的有效位数多于发送端，可以自行补足剩余的位。这种同步机制使得数字音频设备的互连更加方便，而且不会造成数据错位。
i2s接口的master和slave模式以及其同dsp的连接方法
ti公司的dsp可用的i2s接口有mcbsp以及mcasp，两个接口大同小异，下图代表了不同模式下的dsp同i2s设备的连接关系：
ti dsp i2s connecting mode
图中，箭头代表了信号的传输方向，主模式（master）以及从模式（slave）的区别就在于时钟信号是由哪一边给出的。在使用的时候需要参考mcasp以及mcbsp的资料。在dsp上使用i2s主要分为以下几个步骤：
器件选型，确定连接模式（slave or master）
设计原理图，正确连接电器关系
mcbsp或者mcasp寄存器配置
从（往）fifo中put or get 数据即可
i2s接口的mclk作用
mclk是master clock的缩写，在dac内部的delta-sigma调制器以及数字滤波器都需要用到这个时钟，大部分的dac可以使用内部的振荡器产生这个时钟，在某些要求较高的场合，例如hifi音响系统等，需要使用一个额外的高质量的时钟用以获得最好的性能。这时候就需要用到mclk信号了。切记，mclk并不是必须的。可有可无，看设计要求。mclk一般是fs*256或者fs*384。
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nxp公司的i2s是一套硬件+时序规范。i2s硬件上有3个主要信号：
continuous serial clock，连续串行时钟sck，在一些资料中也就sclk或者bclk，即对应数字音频的每一位数据，sclk有1个脉冲。sclk的频率=2×采样频率×采样位数。
word select，字选择ws，又叫帧时钟lrck，用于切换左右声道的数据。ws为“0”表示代表传输的是左声道的数据，为“1”则表示正在传输的是右声道的数据。ws的频率等于采样频率。
serial data，串行数据sd，又叫sdata，是用二进制补码表示的音频数据。
有时为了使系统间能够更好地同步，还需要另外传输一个信号mclk，称为主时钟，也叫系统时钟（sys clock），是采样频率的256倍或384倍，这个信号在后面会单独讲到。
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这三种传输格式，基本都是相同的，不同之处在于sd数据同ws信号的对齐位置。i2s格式的信号无论有多少位有效数据，数据的最高位总是出现在ws变化（也就是一帧开始）后的第2个sck脉冲处，见下面i2s格式图：
i2s timing
故名思议，左对齐（left justified）、右对齐（right justified)指的是数据信号对齐的方式，左对齐的时候最高位数据在第一个时钟就出现，而右对齐的时候数据最低位在最后一个时钟出现。这就是他们的本质区别。左右对齐模式随具体的芯片不同而不同，在使用的时候需要仔细阅读芯片手册。i2s允许接收端与发送端的有效位数可以不同。如果接收端能处理的有效位数少于发送端，可以放弃数据帧中多余的低位数据；如果接收端能处理的有效位数多于发送端，可以自行补足剩余的位。这种同步机制使得数字音频设备的互连更加方便，而且不会造成数据错位。
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ti公司的dsp可用的i2s接口有mcbsp以及mcasp，两个接口大同小异，下图代表了不同模式下的dsp同i2s设备的连接关系：
ti dsp i2s connecting mode
图中，箭头代表了信号的传输方向，主模式（master）以及从模式（slave）的区别就在于时钟信号是由哪一边给出的。在使用的时候需要参考mcasp以及mcbsp的资料。在dsp上使用i2s主要分为以下几个步骤：
器件选型，确定连接模式（slave or master）
设计原理图，正确连接电器关系
mcbsp或者mcasp寄存器配置
从（往）fifo中put or get 数据即可
i2s接口的mclk作用
mclk是master clock的缩写，在dac内部的delta-sigma调制器以及数字滤波器都需要用到这个时钟，大部分的dac可以使用内部的振荡器产生这个时钟，在某些要求较高的场合，例如hifi音响系统等，需要使用一个额外的高质量的时钟用以获得最好的性能。这时候就需要用到mclk信号了。切记，mclk并不是必须的。可有可无，看设计要求。mclk一般是fs*256或者fs*384。
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