突破摩尔定律 台积电17年要试产7nm芯片
日前三星已经宣布开始量产10nm芯片，三星exynos 8895和高通骁龙830预计将采用这一最新的工艺。而另一方面，台积电更先进的7nm工艺也将开始进入试产阶段。
适用了20余年的摩尔定律近年逐渐有了失灵的迹象。从芯片的制造来看，7nm就是硅材料芯片的物理极限。
为什么这么说？缩短晶体管栅极的长度可以使cpu集成更多的晶体管或者有效减少晶体管的面积和功耗，并削减cpu的硅片成本。正是因此，cpu生产厂商不遗余力地减小晶体管栅极宽度，以提高在单位面积上所集成的晶体管数量。不过这种做法也会使电子移动的距离缩短，容易导致晶体管内部电子自发通过晶体管通道的硅底板进行的从负极流向正极的运动，也就是漏电。而且随着芯片中晶体管数量增加，原本仅数个原子层厚的二氧化硅绝缘层会变得更薄进而导致泄漏更多电子，随后泄漏的电流又增加了芯片额外的功耗。
为了解决漏电问题，intel、ibm等公司可谓八仙过海，各显神通。比如intel在其制造工艺中融合了高介电薄膜和金属门集成电路以解决漏电问题；ibm开发出soi技术——在在源极和漏极埋下一层强电介质膜来解决漏电问题；此外，还有鳍式场效电晶体技术——借由增加绝缘层的表面积来增加电容值，降低漏电流以达到防止发生电子跃迁的目的。。。。。。
上述做法在栅长大于7nm的时候一定程度上能有效解决漏电问题。不过，在采用现有芯片材料的基础上，晶体管栅长一旦低于7nm，晶体管中的电子就很容易产生隧穿效应，为芯片的制造带来巨大的挑战。针对这一问题，寻找新的材料来替代硅制作7nm以下的晶体管则是一个有效的解决之法。
据报道，台积电宣布他们已经获得了新思科技（synopsys）认证，拥有了用于7nm finfet工艺的一整套synopsys工具。
台积电设计基础架构市场事业部资深总监suk lee表示，台积电与新思科技的合作意味着galaxy设计平台已经可以用于7nm技术的早期试产。
台积电表示，7nm芯片的市场预计将于2017年第二季度开始，最终产品预计最早在2018年开始量产。台积电表示7nm工艺将主要用于需要高性能计算的移动产品，而根据以往经验，苹果将成为7nm工艺的主要客户。
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