AMD如何将Rome Epycs与Xeon竞争对手相抗衡
在任何芯片设计中，天使和魔鬼都在细节之中。amd过去对皓龙处理器（opteron）做出的一些架构选择让它备受煎熬，关于代码如何利用硬件的假设并没有按计划实现。老款皓龙处理器（opteron）处理器最初的设计非常出色，但公司似乎有意避免在后续产品上犯同样的错误，比如第二代霄龙（epyc）服务器芯片。
时间和客户将会告诉我们答案，但这一衍生产品的优势在于，它采用了经过大幅改进的多芯片设计，核心采用了更先进的蚀刻工艺，似乎正以它在最需要的时候想要的东西，准确地打入服务器市场。这对霄龙（epyc）芯片的发展来说是个好的开始，它将取代英特尔目前和未来的至强（xeon）芯片。 我们一直渴望了解新的“罗马”霄龙（epyc）服务器芯片的架构细节，我们在上周的发布会上介绍了基本的概况、速度、插槽、功率和定价。现在，让我们和mike clark一起深入了解罗马处理器的架构细节，mike clark是zen核架构的研发主力，同时也是amd的企业院士（corporate fellow）。从很多方面来说，拥有zen 2核和混合处理多芯片模块设计的罗马处理器（rome），是amd两年前就希望能够布局的领域。相比之下，罗马处理器（rome）现在越来越好，这一切都始于晶圆代工合作伙伴台积电在处理器核及其相关l1和l2缓存区域采用了7nm先进的的蚀刻工艺。 clark苦笑着说:能在工艺技术领域处于领先地位是件好事。他补充称，英特尔和amd将在未来几年实现跨越式发展，因此这一胜利不会是永久性的，即便这是不可否认的，也是战略性的胜利。“这个7nm工艺带来了显著的改进。有趣的是，它使我们的晶体管密度提高了2倍，但是关于主频，实际上与台积电tsmc和及工具人员做了大量工作。通常，当你使用一项新技术时，主频会下降，你会失去vmax，需要一些时间才能使主频恢复到原来的水平。但是我们能够和他们一起创造一个非常好的7nm的主频并且保持同样的功率。当然，如果你从另一个角度来看晶体管，你可以在同样的性能水平上获得一半的功率。” 每个时钟或ipc指令也是罗马处理器（rome）架构的重要组成部分。从几年前最后一次opterons芯片使用的“excavator”核心到“naples”霄龙（epyc）芯片使用的zen 1核，amd能够在固定时钟的基础上将ipc增加50%，这是一个巨大的飞跃。类似于arm的“ares” neoverse设计。arm实际上预计ipc将增加60%，但公平地说，excavator opterons和cortex-a72芯片一开始在ipc方面都不是很强大——至少与英特尔的xeon核无法相提并论。现在，amd和arm正在迎头赶上，随着zen 2内核在罗马处理器（rome）上的使用，amd又增加了15%的ipc。英特尔新一代ipc的改进幅度在5%到10%之间，大约是平均水平的一半。
clark说，当ipc上升时，芯片架构师通常要付出更高的功耗的代价，但是zen 2核设计的目标是使其与naples的zen 1相比保持功率持平。事实证明，罗马处理器的工程师为此施加了压力，并且能够将核的功耗降低10%，超过了通过微缩工艺从naples的14纳米到用于zen 2的7纳米的功耗。实现这一目标的主要方法之一是将核心中的操作缓存加倍，这有助于降低功耗并提高性能。 事实上，amd实际上把每个zen 2核上的l1指令缓存从64 kb缩小到了32 kb，并把晶体管的区域还给了op和分支预测单元，还用其中的一些增加了第三个地址生成单元。将l1数据与指令缓存(均为32kb)的关联度提高一倍，达到8路，amd将浮点数据路径宽度加倍，然后将l1缓存带宽加倍，以跟上它的速度。(clark说，一个64 kb的8路关联l1缓存将占用太多的功率，而对于64核，这将是一个大问题。)l3的缓存在每个小芯片（chiplets）上加倍，达到16mb/ pop，并且在封装上有两倍多的chiplets，是l3缓存容量(256mb)的四倍，相当于naples 处理器的容量。它并不是把所有的东西都翻倍，但随着核数和chiplet翻倍，试图达到更好的平衡。这包括分支预测、指令获取和指令解码单元，如下图所示:
“我们喜欢能同时提高功率和性能，”clark解释道。“经常地走在正确的道路上是很重要的，因为最糟糕的功耗使用就是执行那些你正要扔掉的指令。”在我们动态地发现我们做错了之后，我们并没有扔掉进程。这肯定会在前端消耗更多的功耗，但在后端会带来好处。” 这就引出了zen 2核心中的整数和浮点指令单元。
在整数方面，算术逻辑单元(alu)计数在4处保持相同，但是zen 2内核中的地址生成单元(agu)计数增加了1，总数为3。alus和agus的调度程序都得到了改进，寄存器文件和重新排序缓冲区的大小也得到了提高。并且针对alus和agus，控制同时多线程(smt)的算法的公平性也进行了调整，以处理zen 1的设计中不平衡。
当然，英特尔四年前在“knights landing”xeon phi处理器中实现了一个非常优雅的512位宽avx-512矢量单元，并带来了它的一个变量 - 有人会说一个不太优雅的变量，因为它更难以由于它的实施方式而保持供给 - 对于“skylake”xeon sp处理器而言，使用当前的“cascade lake”xeon sp芯片基本保持不变，除了能够在机器学习推理工作负载中消耗一半精度的指令之外。 clark表示amd正在考虑在未来的霄龙（epyc）芯片中使用512位向量，但此时并不相信只添加更宽的向量是消耗晶体管预算的最佳方法。首先，clark补充说仍有很多浮点例程不能与512位并行 - 有时甚至不能达到256位或128位-因此，在epyc行中，在向量引擎上移动到512位是有意义的。我们认为，amd可能会成为一个快速的追随者，做类似于dlboost机器学习推理指令的事情。也许该功能已经在框架中，等待在将来某个软件堆栈准备就绪时激活。 在zen 1内核中，它有一对128位向量，执行avx-256指令需要两个操作，但是zen 2可以在一个时钟中运行avx-256指令;这显然需要更少的能量。双精度乘法在zen 1上花费了四个周期，而在zen 2上只花费了三个周期，这提高了浮点单元的吞吐量和功率效率。(上面引用的ipc图用于整数指令，而不是浮点指令。) 至于为zen 2内核供电的高速缓存，支持高速缓存的所有结构都更大，并提供更高的吞吐量，从而推动ipc：
下面是zen 2的cpu复杂度和缓存层次结构:
增加每个核心中的l2缓存和核心上的l3缓存是实现zen 2核心中潜在ipc的关键，因为正如clark正确地说的那样：“减少内存延迟的最佳方法是一开始就不去那里。“ 加上这一切，你将8个cpu复合体以及i / o和内存集线器 - 总共9个芯片 - 放到封装上，制成一个顶级的罗马epyc。较低的仓库sku在封装上具有较少的核心小芯片，有时在每个裸片上激活的核心较少，这就产生了罗马epyc 7002系列芯片的广度，正如我们上周详述的那样。 这是拆除naples和罗马的mcms，显然它们的结构非常不同:
使用pci-express的第二代infinity fabric变体进行了一些重要更改，这些变体分别用于将naples和罗马插座中的小芯片相互链接。naples小芯片可以在一个时钟内对infinity fabric进行16字节读取和16字节写入 - 精细打印中的fclk是结构时钟的缩写 - 而罗马芯片中的infinity fabric可以读取32字节和16每个结构时钟的字节写入。 虽然罗马芯片插入与naples芯片相同的插槽，但元件在插座内部捆绑在一起的方式却截然不同。内存控制器从cpu复杂小芯片上移到中央集线器上，在14纳米工艺中蚀刻，其运行速度比在7纳米时更好，因为i / o和内存必须将信号从封装中推出并进入主板dram和pci-express外围设备插入的地方。这个集线器芯片共有8个ddr4内存控制器，总数与naples综合体相同;每个通道都支持一个dimm，每个控制器有两个通道，但罗马内存运行速度稍快--3.2 ghz对2.67 ghz - 因此填充所有内存插槽时，每个插槽最大可产生410 gb /秒的峰值内存带宽。这比cascade lake xeon sp处理器高45％，该处理器有6个内存控制器，总运行频率为282 gb /秒，运行频率为2.93 ghz，比naples运行2.67 ghz的340 gb /秒高出21％ dram。（这些是双插槽服务器的评级。） 罗马epycs的真正重大变化，以及将对许多不同工作负载的性能产生有益影响的变化，就是numa域在芯片中的创建方式以及numa跳数的减少 - 下图中的距离 - 这是从处理器复合体的一部分移动到另一部分所需的。看一看：
这基本上是一个numa服务器，该中心集线器是一个芯片组，使用非统一的内存访问技术将chiplets(在这个类比中是插槽)连接到一个婴儿共享内存系统中，从而将缓存和主内存捆绑在一起。 使用naples芯片，从任何一个裸片到另一个裸片有三种不同的距离，这就是内存挂起。有一个跳到两个相邻的芯片，有时两个跳到对角线对面，三个到第二个插座中的芯片在双插槽设置中。现在，有两个numa域，只有两个不同的距离。它是从一个小芯片通过中央集线器到连接到任何处理器的内存的一跳，然后另一个跳过infinity fabric到第二个中央集线器以及挂起它的内存。为了进一步简化问题，只有两个numa域 - 每个罗马复合体一个。这应该使windows server和linux在单插槽和双插槽系统上运行得更好，clark 说，对于 naples 而言，windows server在实施numa方面比linux更麻烦。对罗马numa架构的这些变化的结果是，性能应该更好，更均匀，并且需要更广泛的工作负载才能启动。i / o和内存控制器集线器芯片还实现了用于将外围设备连接到系统的pci-express 4.0通道，在双插槽服务器的情况下，将一对罗马计算复合体相互捆绑在一起。 与naples芯片一样，每个罗马芯片都有128个pci-express通道，可以通过多种不同方式进行配置，如下图所示：
与naples一样，pci总线的一半用于实现两个插座之间的numa链路，因此单插槽和双插槽罗马只有128个pci-express通道用于外围设备。罗马的网卡有两倍的带宽，实际上可以驱动100 gb /秒和200 gb /秒的适配器，而pci-express 3.0在使用前者方面遇到了麻烦，而在普通的x8插槽中则不能用后者。这些通道可以单独使用，通常组合成一对（x2）用于存储设备，可能为罗马系统中的56个nvm-express驱动器和高速网络接口卡留出空间。 从技术上讲，naples芯片有一个单独的x1通道，与infinity fabric控件分开。由于存在中央集线器，因此x1通道也可用于其他流量。这意味着单插槽罗马服务器技术上有129个pci-express 4.0通道，而双插槽罗马服务器有130个通道。英特尔至强可以缩小到x4通道; 据clark说，他们不能做x2或x1车道。我们以前没有听过这个。 最后，zen 2核心有一些架构扩展，这里概述了这些扩展，并没有被反馈到naples芯片的zen 1核心：
接下来，我们将看看amd如何将rome epycs与xeon竞争对手相抗衡，以及英特尔对rome芯片最初和长期的反应。
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clark说，当ipc上升时，芯片架构师通常要付出更高的功耗的代价，但是zen 2核设计的目标是使其与naples的zen 1相比保持功率持平。事实证明，罗马处理器的工程师为此施加了压力，并且能够将核的功耗降低10%，超过了通过微缩工艺从naples的14纳米到用于zen 2的7纳米的功耗。实现这一目标的主要方法之一是将核心中的操作缓存加倍，这有助于降低功耗并提高性能。 事实上，amd实际上把每个zen 2核上的l1指令缓存从64 kb缩小到了32 kb，并把晶体管的区域还给了op和分支预测单元，还用其中的一些增加了第三个地址生成单元。将l1数据与指令缓存(均为32kb)的关联度提高一倍，达到8路，amd将浮点数据路径宽度加倍，然后将l1缓存带宽加倍，以跟上它的速度。(clark说，一个64 kb的8路关联l1缓存将占用太多的功率，而对于64核，这将是一个大问题。)l3的缓存在每个小芯片（chiplets）上加倍，达到16mb/ pop，并且在封装上有两倍多的chiplets，是l3缓存容量(256mb)的四倍，相当于naples 处理器的容量。它并不是把所有的东西都翻倍，但随着核数和chiplet翻倍，试图达到更好的平衡。这包括分支预测、指令获取和指令解码单元，如下图所示:
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在整数方面，算术逻辑单元(alu)计数在4处保持相同，但是zen 2内核中的地址生成单元(agu)计数增加了1，总数为3。alus和agus的调度程序都得到了改进，寄存器文件和重新排序缓冲区的大小也得到了提高。并且针对alus和agus，控制同时多线程(smt)的算法的公平性也进行了调整，以处理zen 1的设计中不平衡。
当然，英特尔四年前在“knights landing”xeon phi处理器中实现了一个非常优雅的512位宽avx-512矢量单元，并带来了它的一个变量 - 有人会说一个不太优雅的变量，因为它更难以由于它的实施方式而保持供给 - 对于“skylake”xeon sp处理器而言，使用当前的“cascade lake”xeon sp芯片基本保持不变，除了能够在机器学习推理工作负载中消耗一半精度的指令之外。 clark表示amd正在考虑在未来的霄龙（epyc）芯片中使用512位向量，但此时并不相信只添加更宽的向量是消耗晶体管预算的最佳方法。首先，clark补充说仍有很多浮点例程不能与512位并行 - 有时甚至不能达到256位或128位-因此，在epyc行中，在向量引擎上移动到512位是有意义的。我们认为，amd可能会成为一个快速的追随者，做类似于dlboost机器学习推理指令的事情。也许该功能已经在框架中，等待在将来某个软件堆栈准备就绪时激活。 在zen 1内核中，它有一对128位向量，执行avx-256指令需要两个操作，但是zen 2可以在一个时钟中运行avx-256指令;这显然需要更少的能量。双精度乘法在zen 1上花费了四个周期，而在zen 2上只花费了三个周期，这提高了浮点单元的吞吐量和功率效率。(上面引用的ipc图用于整数指令，而不是浮点指令。) 至于为zen 2内核供电的高速缓存，支持高速缓存的所有结构都更大，并提供更高的吞吐量，从而推动ipc：
下面是zen 2的cpu复杂度和缓存层次结构:
增加每个核心中的l2缓存和核心上的l3缓存是实现zen 2核心中潜在ipc的关键，因为正如clark正确地说的那样：“减少内存延迟的最佳方法是一开始就不去那里。“ 加上这一切，你将8个cpu复合体以及i / o和内存集线器 - 总共9个芯片 - 放到封装上，制成一个顶级的罗马epyc。较低的仓库sku在封装上具有较少的核心小芯片，有时在每个裸片上激活的核心较少，这就产生了罗马epyc 7002系列芯片的广度，正如我们上周详述的那样。 这是拆除naples和罗马的mcms，显然它们的结构非常不同:
使用pci-express的第二代infinity fabric变体进行了一些重要更改，这些变体分别用于将naples和罗马插座中的小芯片相互链接。naples小芯片可以在一个时钟内对infinity fabric进行16字节读取和16字节写入 - 精细打印中的fclk是结构时钟的缩写 - 而罗马芯片中的infinity fabric可以读取32字节和16每个结构时钟的字节写入。 虽然罗马芯片插入与naples芯片相同的插槽，但元件在插座内部捆绑在一起的方式却截然不同。内存控制器从cpu复杂小芯片上移到中央集线器上，在14纳米工艺中蚀刻，其运行速度比在7纳米时更好，因为i / o和内存必须将信号从封装中推出并进入主板dram和pci-express外围设备插入的地方。这个集线器芯片共有8个ddr4内存控制器，总数与naples综合体相同;每个通道都支持一个dimm，每个控制器有两个通道，但罗马内存运行速度稍快--3.2 ghz对2.67 ghz - 因此填充所有内存插槽时，每个插槽最大可产生410 gb /秒的峰值内存带宽。这比cascade lake xeon sp处理器高45％，该处理器有6个内存控制器，总运行频率为282 gb /秒，运行频率为2.93 ghz，比naples运行2.67 ghz的340 gb /秒高出21％ dram。（这些是双插槽服务器的评级。） 罗马epycs的真正重大变化，以及将对许多不同工作负载的性能产生有益影响的变化，就是numa域在芯片中的创建方式以及numa跳数的减少 - 下图中的距离 - 这是从处理器复合体的一部分移动到另一部分所需的。看一看：
这基本上是一个numa服务器，该中心集线器是一个芯片组，使用非统一的内存访问技术将chiplets(在这个类比中是插槽)连接到一个婴儿共享内存系统中，从而将缓存和主内存捆绑在一起。 使用naples芯片，从任何一个裸片到另一个裸片有三种不同的距离，这就是内存挂起。有一个跳到两个相邻的芯片，有时两个跳到对角线对面，三个到第二个插座中的芯片在双插槽设置中。现在，有两个numa域，只有两个不同的距离。它是从一个小芯片通过中央集线器到连接到任何处理器的内存的一跳，然后另一个跳过infinity fabric到第二个中央集线器以及挂起它的内存。为了进一步简化问题，只有两个numa域 - 每个罗马复合体一个。这应该使windows server和linux在单插槽和双插槽系统上运行得更好，clark 说，对于 naples 而言，windows server在实施numa方面比linux更麻烦。对罗马numa架构的这些变化的结果是，性能应该更好，更均匀，并且需要更广泛的工作负载才能启动。i / o和内存控制器集线器芯片还实现了用于将外围设备连接到系统的pci-express 4.0通道，在双插槽服务器的情况下，将一对罗马计算复合体相互捆绑在一起。 与naples芯片一样，每个罗马芯片都有128个pci-express通道，可以通过多种不同方式进行配置，如下图所示：
与naples一样，pci总线的一半用于实现两个插座之间的numa链路，因此单插槽和双插槽罗马只有128个pci-express通道用于外围设备。罗马的网卡有两倍的带宽，实际上可以驱动100 gb /秒和200 gb /秒的适配器，而pci-express 3.0在使用前者方面遇到了麻烦，而在普通的x8插槽中则不能用后者。这些通道可以单独使用，通常组合成一对（x2）用于存储设备，可能为罗马系统中的56个nvm-express驱动器和高速网络接口卡留出空间。 从技术上讲，naples芯片有一个单独的x1通道，与infinity fabric控件分开。由于存在中央集线器，因此x1通道也可用于其他流量。这意味着单插槽罗马服务器技术上有129个pci-express 4.0通道，而双插槽罗马服务器有130个通道。英特尔至强可以缩小到x4通道; 据clark说，他们不能做x2或x1车道。我们以前没有听过这个。 最后，zen 2核心有一些架构扩展，这里概述了这些扩展，并没有被反馈到naples芯片的zen 1核心：
接下来，我们将看看amd如何将rome epycs与xeon竞争对手相抗衡，以及英特尔对rome芯片最初和长期的反应。
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