台积电透露其3nm制程工艺的细节
据台媒报道，晶圆代工龙头台积电在上周的法说会上透露了其3nm制程的更多细节。
据悉，3nm采用finfet架构及euv技术，3nm相对5nm逻辑密度将大幅增加70％，性能提升10-15%，功耗在同样性能下将降低25-30%，面积为原来的1/1.7，且euv光罩层数将倍增。
此前asml ceo peter wennink在财报会上指出，5nm制程采用的euv光罩层数将超过10层，3nm制程采用的euv光罩层数会超过20层，随着制程微缩euv光罩层数会明显增加，并取代深紫外光（duv）多重曝光制程。
另外，该报道称台积电将会积极采购euv光刻机设备，未来3～5年仍将是拥有全球最大euv产能的半导体厂。
在先进工艺上，台积电一直走在业界前列。该公司euv技术已进入量产且制程涵盖7+nm、6nm、5nm。
据设备厂商消息，台积电7+nm采用euv光罩层最多达四层，amd新一代zen 3架构处理器预期是采用该制程量产。6nm已在第四季进入量产，euv光罩层数较7+nm增加一层，包括联发科、英伟达、英特尔等大厂都将采用6nm生产新一代产品。
今年下半年开始量产5nm制程，主要为苹果量产a14及a14x处理器，包括amd、高通、英伟达、英特尔、博通等都会在明年之后导入5nm制程量产新一代产品。
此外，3nm产品将会在2021年出现在市场上，2022年开始大批量生产。
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