cmos触发器的结构与工作原理
cmos d触发器足主-从结构形式的一种边沿触发器,cmos t型触发器、jk触发器、计数单元、移位单元和各种时序电路都由其组成,因此仪以cmos d触发器为例进行说明。
图1是用cmos传输门和反相器构成的d触发器,反相器g1、g2和传输门tg1、tg2组成了主触发器,反相器g3、g4和传输门tg3、tg4组成了从触发器。tg1和tg3分别为主触发器和从触发器的输入控制门。反相器g5、g6对时钟输入信号cp进行反相及缓冲,其输出cp和cp′作为传输门的控制信号。根据cmos传输门的工作原理和图中控制信号的极性标注可知,当传输门tg1、tg4导通时,tg2、tg3截止;反之,当tg1、tg4截止时,tg2、tg3导通。
当cp′=0,cp′=1时,tg1导通,tg2截止,d端输入信号送人主触发器中,使q′=d,q′=d,但这时主触发器尚未形成反馈连接,不能自行保持。q′、q′跟随d端的状态变化;同时,由于tg3截止,tg4导通,所以从触发器形成反馈连接,维持原状态不变,而且它与主触发器的联系被tg3切断。
当cp′的上升沿到达(即cp′跳变为1,cp′下降为0)时,tg1截止,tg2导通,切断了d信号的输入,由于g1的输入电容存储效应,g1输入端电压不会立即消失,于是q′、q′在tg1截止前的状态被保存下来;同时由于tg3导通、tg4截止,主触发器的状态通过tg3和g3送到了输出端,使q=q′=d(cp上升沿到达时d的状态),而q=q′=d。
在cp′=1,cp′=0期间,q=q′=d,q=q′=d的状态一直不会改变,直到cp′下降沿到达时(即cp′跳变为0,cp′跳变为1),tg2、tg3又截止,tg1、tg4又导通,主触发器又开始接收d端新数据,从触发器维持已转换后的状态。
可见,这种触发器的动作特点是输出端的状态转换发生在cp′的上升沿,而且触发器所保持的状态仅仅取决于cp′上升沿到达时的输入状态。正因为触发器输出端状态的转换发生在cp′的上升沿(即cp的上升沿),所以这是一个cp上升沿触发的边沿触发器,cp上升沿为有效触发沿,或称cp上升沿为有效沿(下降沿为无效沿)。若将四个传输门的控制信号cp′和cp′极性都换成相反的状态,则cp下降沿为有效沿,而上升沿为无效沿。下面以cp上升沿为有效触发沿进行分析。
利用cmos传输门的边沿触发器电路结构及工作原理
1、电路结构
2、工作原理
(1)cp=0, =1时:tg1导通,tg2截止,tg3截止,tg4导通
q/随d变化:
tg3截止,则:
从触发器保持
(2)cp:0→1,tg1截止,tg2导通,tg3导通,tg4截止
由于g1的电荷存储效应,g1输入端的电压不会立刻消失,q/在tg1切断前的状态得到保存。
即cp上升沿到达时d的状态
3、动作特点:
输出端状态的转换发生在cp上升沿,触发器所保存下来的状态仅取决于cp上升沿到达时的输入状态。
输入信号为单端d,所以也叫d触发器
p199 ,带异步置位、复位端的 cmos 边沿触发器。
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