D触发器,D触发器是什么意思
d触发器,d触发器是什么意思
边沿d 触发器:
电平触发的主从触发器工作时，必须在正跳沿前加入输入信号。如果在cp 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在cp 触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。边沿d触发器也称为维持-阻塞边沿d触发器。
电路结构: 该触发器由6个与非门组成，其中g1和g2构成基本rs触发器。
工作原理:
sd 和rd 接至基本rs 触发器的输入端，它们分别是预置和清零端，低电平有效。当sd=0且rd=1时,不论输入端d为何种状态，都会使q=1，q非=0，即触发器置1；当sd=1且rd=0时，触发器的状态为0,sd和rd通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。工作过程如下：
1.cp=0时，与非门g3和g4封锁，其输出q3=q4=1，触发器的状态不变。同时，由于q3至q5和q4至q6的反馈信号将这两个门打开，因此可接收输入信号d，q5=d非，q6=q5非=d。
2.当cp由0变1时触发器翻转。这时g3和g4打开，它们的输入q3和q4的状态由g5和g6的输出状态决定。q3=q5非=d，q4=q6非=d非。由基本rs触发器的逻辑功能可知，q=q3=d。
3.触发器翻转后，在cp=1时输入信号被封锁。这是因为g3和g4打开后，它们的输出q3和q4的状态是互补的,即必定有一个是0，若q3为0，则经g3输出至g5输入的反馈线将g5封锁，即封锁了d通往基本rs 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。q4为0时，将g3和g6封锁，d端通往基本rs触发器的路径也被封锁。q4输出端至g6反馈线起到使触发器维持在1状态的作用，称作置1维持线；q4输出至g3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。因此，该触发器常称为维持-阻塞触发器。总之，该触发器是在cp正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁,三步都是在正跳沿后完成，所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。功能描述
1.特征表
2.特征方程 qn+1=d
3.时序图
脉冲特性:
1.建立时间:由图7.8.4维持阻塞触发器的电路可见,由于cp信号是加到门g3和g4上的,因而在cp上升沿到达之前门g5和g6输出端的状态必须稳定地建立起来。输入信号到达d端以后，要经过一级门电路的传输延迟时间g5的输出状态才能建立起来,而g6的输出状态需要经过两级门电路的传输延迟时间才能建立,因此d端的输入信号必须先于cp的上升沿到达，而且建立时间应满足： tset≥2tpd。
2.保持时间：由图7.8.1可知，为实现边沿触发,应保证cp=1期间门g5的输出状态不变,不受d端状态变化的影响。为此，在d=0的情况下，当cp上升沿到达以后还要等门g3输出的低电平返回到门g5的输入端以后,d端的低电平才允许改变。因此输入低电平信号的保持时间为thl≥tpd。在 d=1的情况下，由于cp上升沿到达后g4的输出将g3封锁，所以不要求输入信号继续保持不变,故输入高电平信号的保持时间thh=0。
3.传输延迟时间：由图7.8.3不难推算出，从cp上升沿到达时开始计算,输出由高电平变为低电平的传输延迟时间tphl和由低电平变为高电平的传输延迟时间tplh分别是:tphl=3tpd tplh=2tpd
4.最高时钟频率：为保证由门g1～g4组成的同步rs触发器能可靠地翻转，cp高电平的持续时间应大于 tphl,所以时钟信号高电平的宽度twh应大于tphl。而为了在下一个cp上升沿到达之前确保门g5和g6新的输出电平得以稳定地建立，cp低电平的持续时间不应小于门g4的传输延迟时间和tset之和，即时钟信号低电平的宽度twl≥tset+tpd，因此得到:
最后说明一点，在实际集成触发器中，每个门传输时间是不同的，并且作了不同形式的简化，因此上面讨论的结果只是一些定性的物理概念。其真实参数由实验测定。
z 在考虑建立保持时间时，应该考虑时钟树向后偏斜的情况，在考虑建立时间时应该考虑时钟树向前偏斜的情况。在进行后仿真时，最大延迟用来检查建立时间，最小延时用来检查保持时间。
z 建立时间的约束和时钟周期有关，当系统在高频时钟下无法工作时，降低时钟频率就可以使系统完成工作。保持时间是一个和时钟周期无关的参数，如果设计不合理，使得布局布线工具无法布出高质量的时钟树，那么无论如何调整时钟频率也无法达到要求，只有对所设计系统作较大改动才有可能正常工作，导致设计效率大大降低。因此合理的设计系统的时序是提高设计质量的关键。在可编程器件中，时钟树的偏斜几乎可以不考虑，因此保持时间通常都是满足的。
使用vhdl语言设计d触发器
library ieee;
use ieee.std_logic_1164.all;
entity dflipflop is
port (d,c : in std_logic;
q : out std_logic);
end dflipflop;
architecture behavior of dflipflop is
begin
process( c )
begin
if c'event and c='1' then
q<=d;
end if;
end process;
end behavior;
使用verilog hdl语言实现d触发器（带r、s端）
//门级
module cfq(s,r,d,clk,q,qbar);
input s,r,d,clk;
output q,qbar;
wire na1,na2,na3,na4;
nand
nand1(na1,s,na4,na2),
nand2(na2,r,na1,clk),
nand3(na3,na2,clk,na4),
nand4(na4,na3,r,d),
nand5(q,s,na2,qbar),
nand6(qbar,q,r,na3);
endmodule
或
//行为级
module dff_rs_async(clk,r,s,d,q);
input clk,r,s,d;
output q;
reg q;
always@(posedge clk or posedge r or posedge s)
begin
if(r) q<=1'b0;
else if(s) q<=1'b1;
else q<=d;
end
endmodule
d触发器芯片有:
74hc74 74ls90 双d触发器74ls74
74ls364八d触发器（三态）
7474、74 h74、74f74、74als74、74l74、74ls74a、74s74、74hc73、74c74双d型正沿触发器（带预置和清除端）
74174、74ls174、74f174、74als174、74s174、74hc174、74c174 六d型触发器（带清除端）
74175、74ls175、74f175、74als175、74s175、74hc175、74c175 四d型触发器（带清除端）
74273、74ls273、74s273、74f273、74als273、74hc273 八d型触发器（带清除端）
74ls364 八d触发器（三态）
74ls377、74f377、74s3777 八d 触发器
74ls378、74f378、74s378、74hc378 六d 触发器
74ls379、74f379、74s379、74hc379八d 触发器
边沿d 触发器:
负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信号。如果在cp 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在cp 触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。边沿d触发器也称为维持-阻塞边沿d触发器。
电路结构: 该触发器由6个与非门组成，其中g1和g2构成基本rs触发器。
PCB翻页式单通道隧道烘箱
手持式气象仪可促进现代各特色农业的标准化生产与管理
华为云ECS，弹性云服务器标杆，众多企业的共同选择
符合EMC电磁兼容的PCB准则
百度整车安全OTA系统获网络安全优秀创新成果大赛创新产品
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为加快半导体产业的导入成立物联网展示中心
如何用mathcad计算变压器的开关电源项目
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公共WIFI覆盖率成智慧城市“门槛”
英创信息技术Windows Embedded Compact 2013 3G连接介绍
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边沿d 触发器:
电平触发的主从触发器工作时，必须在正跳沿前加入输入信号。如果在cp 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在cp 触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。边沿d触发器也称为维持-阻塞边沿d触发器。
电路结构: 该触发器由6个与非门组成，其中g1和g2构成基本rs触发器。
工作原理:
sd 和rd 接至基本rs 触发器的输入端，它们分别是预置和清零端，低电平有效。当sd=0且rd=1时,不论输入端d为何种状态，都会使q=1，q非=0，即触发器置1；当sd=1且rd=0时，触发器的状态为0,sd和rd通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。工作过程如下：
1.cp=0时，与非门g3和g4封锁，其输出q3=q4=1，触发器的状态不变。同时，由于q3至q5和q4至q6的反馈信号将这两个门打开，因此可接收输入信号d，q5=d非，q6=q5非=d。
2.当cp由0变1时触发器翻转。这时g3和g4打开，它们的输入q3和q4的状态由g5和g6的输出状态决定。q3=q5非=d，q4=q6非=d非。由基本rs触发器的逻辑功能可知，q=q3=d。
3.触发器翻转后，在cp=1时输入信号被封锁。这是因为g3和g4打开后，它们的输出q3和q4的状态是互补的,即必定有一个是0，若q3为0，则经g3输出至g5输入的反馈线将g5封锁，即封锁了d通往基本rs 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。q4为0时，将g3和g6封锁，d端通往基本rs触发器的路径也被封锁。q4输出端至g6反馈线起到使触发器维持在1状态的作用，称作置1维持线；q4输出至g3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。因此，该触发器常称为维持-阻塞触发器。总之，该触发器是在cp正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁,三步都是在正跳沿后完成，所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。功能描述
1.特征表
2.特征方程 qn+1=d
3.时序图
脉冲特性:
1.建立时间:由图7.8.4维持阻塞触发器的电路可见,由于cp信号是加到门g3和g4上的,因而在cp上升沿到达之前门g5和g6输出端的状态必须稳定地建立起来。输入信号到达d端以后，要经过一级门电路的传输延迟时间g5的输出状态才能建立起来,而g6的输出状态需要经过两级门电路的传输延迟时间才能建立,因此d端的输入信号必须先于cp的上升沿到达，而且建立时间应满足： tset≥2tpd。
2.保持时间：由图7.8.1可知，为实现边沿触发,应保证cp=1期间门g5的输出状态不变,不受d端状态变化的影响。为此，在d=0的情况下，当cp上升沿到达以后还要等门g3输出的低电平返回到门g5的输入端以后,d端的低电平才允许改变。因此输入低电平信号的保持时间为thl≥tpd。在 d=1的情况下，由于cp上升沿到达后g4的输出将g3封锁，所以不要求输入信号继续保持不变,故输入高电平信号的保持时间thh=0。
3.传输延迟时间：由图7.8.3不难推算出，从cp上升沿到达时开始计算,输出由高电平变为低电平的传输延迟时间tphl和由低电平变为高电平的传输延迟时间tplh分别是:tphl=3tpd tplh=2tpd
4.最高时钟频率：为保证由门g1～g4组成的同步rs触发器能可靠地翻转，cp高电平的持续时间应大于 tphl,所以时钟信号高电平的宽度twh应大于tphl。而为了在下一个cp上升沿到达之前确保门g5和g6新的输出电平得以稳定地建立，cp低电平的持续时间不应小于门g4的传输延迟时间和tset之和，即时钟信号低电平的宽度twl≥tset+tpd，因此得到:
最后说明一点，在实际集成触发器中，每个门传输时间是不同的，并且作了不同形式的简化，因此上面讨论的结果只是一些定性的物理概念。其真实参数由实验测定。
z 在考虑建立保持时间时，应该考虑时钟树向后偏斜的情况，在考虑建立时间时应该考虑时钟树向前偏斜的情况。在进行后仿真时，最大延迟用来检查建立时间，最小延时用来检查保持时间。
z 建立时间的约束和时钟周期有关，当系统在高频时钟下无法工作时，降低时钟频率就可以使系统完成工作。保持时间是一个和时钟周期无关的参数，如果设计不合理，使得布局布线工具无法布出高质量的时钟树，那么无论如何调整时钟频率也无法达到要求，只有对所设计系统作较大改动才有可能正常工作，导致设计效率大大降低。因此合理的设计系统的时序是提高设计质量的关键。在可编程器件中，时钟树的偏斜几乎可以不考虑，因此保持时间通常都是满足的。
使用vhdl语言设计d触发器
library ieee;
use ieee.std_logic_1164.all;
entity dflipflop is
port (d,c : in std_logic;
q : out std_logic);
end dflipflop;
architecture behavior of dflipflop is
begin
process( c )
begin
if c'event and c='1' then
q<=d;
end if;
end process;
end behavior;
使用verilog hdl语言实现d触发器（带r、s端）
//门级
module cfq(s,r,d,clk,q,qbar);
input s,r,d,clk;
output q,qbar;
wire na1,na2,na3,na4;
nand
nand1(na1,s,na4,na2),
nand2(na2,r,na1,clk),
nand3(na3,na2,clk,na4),
nand4(na4,na3,r,d),
nand5(q,s,na2,qbar),
nand6(qbar,q,r,na3);
endmodule
或
//行为级
module dff_rs_async(clk,r,s,d,q);
input clk,r,s,d;
output q;
reg q;
always@(posedge clk or posedge r or posedge s)
begin
if(r) q<=1'b0;
else if(s) q<=1'b1;
else q<=d;
end
endmodule
d触发器芯片有:
74hc74 74ls90 双d触发器74ls74
74ls364八d触发器（三态）
7474、74 h74、74f74、74als74、74l74、74ls74a、74s74、74hc73、74c74双d型正沿触发器（带预置和清除端）
74174、74ls174、74f174、74als174、74s174、74hc174、74c174 六d型触发器（带清除端）
74175、74ls175、74f175、74als175、74s175、74hc175、74c175 四d型触发器（带清除端）
74273、74ls273、74s273、74f273、74als273、74hc273 八d型触发器（带清除端）
74ls364 八d触发器（三态）
74ls377、74f377、74s3777 八d 触发器
74ls378、74f378、74s378、74hc378 六d 触发器
74ls379、74f379、74s379、74hc379八d 触发器
边沿d 触发器:
负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信号。如果在cp 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在cp 触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。边沿d触发器也称为维持-阻塞边沿d触发器。
电路结构: 该触发器由6个与非门组成，其中g1和g2构成基本rs触发器。
PCB翻页式单通道隧道烘箱
手持式气象仪可促进现代各特色农业的标准化生产与管理
华为云ECS，弹性云服务器标杆，众多企业的共同选择
符合EMC电磁兼容的PCB准则
百度整车安全OTA系统获网络安全优秀创新成果大赛创新产品
D触发器,D触发器是什么意思
家用净水器怎么选？提升用水品质就选松下全屋净水系统
水利现场远程监控终端(智慧水利解决方案)
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银欣推出具有 120W 功率的AD-120-DC Pico电源适配器
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