SK Hynix详细介绍自家基于DDR5规范的同步DRAM芯片
尽管 jedec 尚未完成 ddr5 最终标准的开发，但芯片大厂之间早就开始了暗自较劲。在旧金山举办的国际固态电路会议（isscc）上，sk hynix 首次详细介绍了自家基于 ddr5 规范的同步 dram 芯片。作为同样来自韩国的竞争对手，三星在同一会议上描述了基于低功耗 lpddr5 规范的 dsram 作为反击。
与当前已面世的 ddr4 标准对比，ddr5 能够提供双倍的带宽密度，以及更高的通道效率。原定于去年完成的 ddr5 标准，现仍在持续中，预计相关产品会在今年年底开始出现。
在周三的国际固态电路会议上，海力士芯片设计师 dongkyun kim 发表了自家首款 ddr5 芯片的报告。
“这是一款 16gb @ 每引脚 6.4gbps 的 sdram，工作电压 1.1v 。制造节点为 1y 纳米，基于四金属 dram 工艺，封装面积 76.22 平方毫米。”
kim 对延迟锁定回路的部分改动进行了深入讲解，表示 hynix 借助了相位旋转器和注入锁定振荡器，实现了对延迟锁定环（dll）的修改。以减少在较高时钟速度下，操作相关的时钟抖动和占空比失真。
“他还描述了海力士设计团队使用的其它技术，包括用于抵消与更高速度相关的时钟域问题的写入等级训练方法，以及改进的前向反馈均衡（ffe）电路。”
与此同时，三星公司描述了一款 10nm 级别的 lpddr5 sdram 。在低至 1.05v 的电压下，它可以达到 7.5 gb/s 的速率。
“jedec 在本周早些时候发布了 lpddr5 标准，最终定下的标准 i/o 运行速率为 6400 mt/s，较 lpddr4时代提升了 50% 。”
如此一来，业界有望大幅提升智能手机、平板电脑、以及超极本等应用场景下的内存速度和效率。此外，objective analysis 首席分析师 jim handy 披露了三星 lpddr5 新品的更多技术细节。
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