先进封装，十年路线图
信息和通信技术（ict）是数据呈指数增长的源头，这些数据需要被移动、存储、计算、传输和保护。依赖特征尺寸减小的传统半导体技术已接近其物理极限。随着晶体管能效和晶体管尺寸的指数级增长，系统性能的扩展面临着重大挑战。而技术跃迁速度减缓至两年以上，使得通过more moore传统晶体管尺寸缩小以及more than moore异构集成（hi）实现成本效益型的封装系统变得越发迫切。异构集成对于实现下一代计算和通信系统的成本和能效至关重要，通过异质集成的先进封装为产品的密度和尺寸提供了一种创新的替代途径，正如摩尔定律在过去55年推动了全球半导体行业的发展，异质集成正在并将成为未来的关键技术方向。
hi技术的进步是实现ict中可预见的重大转变的关键，其中包括：
用于生成更智能的世界-机器接口的模拟硬件
彻底新颖的存储解决方案和内存
处理高度互联系统中出现的新安全挑战的硬件
人工智能（ai）
通用计算的能量消耗呈指数增长
能耗每三年翻倍，超越了尺寸缩放取得的效率改进，需要新的计算范式。因此，本章要解决的广泛目标是：
宏伟目标：
发现具有根本新的计算轨迹的计算范式/架构，实现超过100万倍的能效改进。
章节目标：
开发整合模拟和数字系统的技术，包括神经形态和量子计算、感应、光子学和无线通信。
高级封装和异质集成的本章范围包括（但不限于）：
芯片-封装架构和协同设计
下一代互连技术
电力传输和热管理
材料
衬底
装配和测试
性能和工艺建模以及模型验证
可靠性
先进封装下的跨领域活动包括：
能效和可持续性供应链：材料、化学品、衬底制造过程和性能计量安全和隐私设计建模测试和标准
总的来说，不同的应用需要特定领域的架构和适当的系统集成策略，确保信号和电源完整性、功率转换和传送、可测试性和安全性的同时高效实现性能、功耗、面积和成本（ppac）的权衡。系统集成可能的解决策略包括：将独立生产的组件通过水平集成到更高级别的sip，将独立芯粒进行三维（3d）堆叠，以及在单片集成的片上系统（soc）中进行逻辑和存储的精细层叠制作。sip的架构和物理设计需要高保真度和高效性的建模工具和技术，包括基于机器学习的工具。
朝着高密度3d系统集成的进展将提高带宽密度和能效。水平和垂直互连间距缩放以及下一代互连技术是实现高带宽密度和能效的关键方法。由于i/o带宽将与计算核心的缩放成比例增长，伴随着封装引脚数和i/o功耗的指数级增长，光互连的替代创新是必要的，因为它可以提供高带宽密度、能效和覆盖范围。
系统集成挑战不仅需要芯片-封装协同设计，它还涉及封装材料的选择、互连间距缩放的工艺开发以及热解决方案设计，同时需满足可靠性和制造良率的目标。这反过来需要先进的热点和缺陷计量、测试和模拟，从基本原理上把控系统性能和可靠性。最后，新型材料是一切互连、高密度衬底、散热和新兴设备开发方面创新的基础。
chip packaging architectures and codesign（芯片封装架构和协同设计）
在人工智能、高性能计算、高清晰度传感和其他新兴应用领域，对带宽、延迟和能效的需求不断增加，尽管最近在单片芯片设计方面取得了进展，但尺寸缩放趋势仍滞后于需求。在这种背景下，超越单片芯片的技术创新，尤其是宏观和微观层面的2.5d/3d异质集成，对于实现具有各种类型芯粒的未来ict系统至关重要，并带来显著性能和成本效益。（先进封装架构的趋势及其对互连的影响在第7.3节中有描述）。这种范式转变将推动芯粒ip设计、异质架构、片上网络/封装级网络和可靠系统集成的创新（图7.1）。
一些挑战和研究需求包括：
为hi设计ip
芯粒及其信令接口将新的硅模块引入微电子生态系统，具有高带宽、高面积利用率和低成本，这开启了ip复用的新技术和商业模式，允许不同的功能宏模块灵活生产，而无需受到处理能力的限制。这样的变化需要设计能力来定义物理核和芯粒间的接口，以及软硬件协同设计对可复用ip模块进行分类。
异质架构
芯粒和封装设计之间的紧密协作在整个设计周期中至关重要，包括设计工具、模型和工作流程。系统架构师必须在设计过程的早期参与，分析整个系统和封装、将设计分区为不同的芯粒，并评估在计算、数据传输和制造成本中的权衡。在这个阶段的设计和验证工具，如systemverilog，需要整合封装设计和规划知识，支持协同设计工作流程，这意味着对当前分离的asic和封装设计流程的重大修订。此外，对hi系统的早期预测分析对于减少（微）架构定义与设计实施之间的迭代成本至关重要。
hi系统的综合工具
要实现芯片-封装联合设计，需要考虑综合流程的每个步骤，包括架构定义、rtl设计、布局和布线、验证以及时序/功耗分析。新一套工具还需要在彼此之间具有平滑的接口，并支持未来的芯粒设计工具包。hi综合存在的挑战包括：芯粒间的时序分析、热/机械应力分析，以及各组件的功耗传输和完整性。
测试与可靠性
一个异质系统包含具有明显不同电气、机械和热特性的多个组件。未来的异质系统测试需要提供足够的可模块化性质，以适应每个组件的特定测试方法，实现覆盖率、复杂性和成本的综合评估。自测试，如内置自测试（bist），是一种可取的解决方案，但需要更多关于多功能联合测试的研究。随着在2.5d/3d集成中各种组件间的热/机械相互作用不断增加，可靠性评估需要从当前针对单个模块的经验/统计方法，转向构建描述产品级物理可靠性模型。
next-generation interconnects（下一代互连技术）
众所周知，通过使用更精细的晶体管节点（低于20纳米）来缩小芯片尺寸的成本优势已不再明显。这就需要一种新的方法，即将单片芯片分解为较小的单元，或者芯粒。为了通过设备芯粒和被动元件的hi实现功能扩展，基板必须从芯片载体转变为一种集成平台，这需要新的先进封装方法，包括：
性能优化：为每个ip块/芯粒选择最佳的硅工艺节点。
产品定制：通过选择最佳性能的芯粒组合，实现对每个产品的定制。
降低成本：与单片soc相比，单个芯粒的收益更高，能够降低成本。
芯粒的广泛应用预计将继续，因为该行业致力于推动针对每种应用定制的高性能和低功耗解决方案。下一代封装需要支持这种异质集成的激增，通过实现适应非常细的间距输入/输出芯片（<10µm间距）和非常细的线/空间（亚微米级别的l/s）电路。图7.2显示了朝向三维芯粒集成的趋势，以实现两个基本性能要求，包括：
（1）以io/mm和io/mm²计量的更高带宽
（2）以pj/b计量的更高效率
用于连接芯粒并实现这些未来高性能要求的hi路线图显示在表7.1中。为了满足si中间层未来的需求，需要具备在顶面生产更多层次的堆叠层和背面多层rdl层的能力，基板厚度可能还需要从100微米减少到50微米或更低。对于重构扇出技术，主要的技术驱动力将是为顶部和背面构建层生产低于1µm的 l/s。对于这两种 hi 技术，需要适应i/o焊盘间距80mm x 80mm）、增强型热解决方案和新型互连结构（cup）必然会导致组装前和组装过程中的材料和工艺发生变化。这些受影响材料和工艺的一些例子是：不同的助焊剂策略（喷涂与浸渍）、新型封装材料以及热性能仍与bga产品兼容的替代热界面材料。需要新的工具来处理这些大型层压板增加的翘曲，以确保bga共面性和/或元件筛选-工艺兼容性（tsm/bsm）。这些复杂的模块布局也需要新的检测工具。
为了解决高带宽和在向芯粒过渡过程中对额外i/o的需求，有必要推进超细间距封装（<=55微米间距）、cup和先进封装解决方案（如2.xd、硅桥）以及3d垂直集成等更先进技术的发展。组装芯粒（可能更薄、多间距，悬臂）以及使用这些先进技术元件的组件，需要更精确的切割/拾取和放置工具，同时能够处理更薄的硅。此外，还需要替代的芯片连接方法和工具，例如用热压焊接取代大规模回流焊，并加入可能用于封装和/或助焊的非导电浆料(ncp)材料。此外，封装工艺本身可能需要在有限的区域内进行更精确的点胶，这就需要新的点胶工具和/或新的点胶泵。这些更高密度的复杂模块布局还需要新的检测工具来进行晶圆进料检测、连接前和连接后检测以及封装检测。这些新的装配工艺必须具有可制造性、可靠性和成本竞争力。由于某些高性能应用可能需要更高的洁净室规格，因此必须考虑装配极细间距封装时的污染控制。
在未来十年甚至更长的时间内，需要向更细的间距（<10μm）发展，以满足未来芯片性能对互连密度的极高要求，并在保持信号和电源完整性的同时，降低功耗以提高能效。组装技术和工艺需要从基于焊料的互连过渡到无焊料互连（cu-cu）。这一过渡将涉及硅堆叠解决方案的开发，以及晶圆到晶圆（d2w）或晶粒到晶粒（d2d）混合键合工具的开发。此外，混合键合工艺还需要化学机械平坦化（cmp）等晶片精加工设备，以及比组装/制造生产线更清洁的环境。
共封装光学器件(cpo)对于满足未来的带宽和功率需求至关重要。我们可以预见cpo的广泛应用，从数据中心（多芯片模块或mcm cpo）到人工智能/高性能计算（3d cpo 晶圆级处理），再到未来的硅光子（siph）芯片系统。将光学引擎集成到sip和其他采用先进封装解决方案的产品中，会面临独特的挑战，这些挑战取决于光学引擎集成到封装中的装配步骤。例如，可能需要使用无焊剂芯片连接工艺、低温固化热界面材料、密封带材料以及低温bga合金。构建光学引擎需要一整套不同的技能，包括光纤连接组装工艺、模块连接（回流光纤元件的能力）和光学特性分析。cpo面临的巨大挑战之一将是光纤连接组装，因为随着设计基本规则的改进，光纤的密度会增加，连接工艺的复杂性也会增加。
测试挑战
先进的封装和异构集成产生了各种各样组合的系统级封装设计和应用。这种组合制造中测试的开发在许多方面都具有挑战性。具体来说，在设计中使用现成的现有芯片会导致非优化的测试设计（dft，design-for-test）集成。dft的插入通常是在单芯片设计基础上进行的，没有考虑到sip中多个芯片的影响。这导致dft存在缺陷，使自动测试设备(ate，auto test equipment)中的仪器更加昂贵，由于测试时间更长（顺序比率与并发测试的可能性相比）、扫描测试模式数量庞大以及必须传输到sip-ate测试仪的数据量更大，总体测试成本会更高。
考虑到模拟、射频、毫米波和光子学应用，对ate的数字和非数字通道数提出了更高的要求。具有细间距凸块芯粒也具有挑战性，不过它们为测试的进一步发展提供了机遇。
要应对未来预期的挑战，就必须进行创新。sip dft需要实现全行业的标准化，并在市场上得到广泛采用，同时还需要支持制造级和短测试时间的测试架构，以及具有电源感知的诊断测试功能。采用sip封装和芯粒设计新标准的eda行业领导者需要促进ate仪器/软件产品以更低的成本、模块化、高通用性和重复利用率实现迅速发展。此外，还需要通过sip配置感知引擎和具有电源感知节流功能的超级sip内建自检(bist)引擎，在芯片中实现自动扫描和算法测试模式的生成、采样。
性能和过程建模以及模型验证（performance and process modeling and model validation）
经过验证的性能和工艺建模是加速微电子和先进封装技术发展的关键。复杂的异质集成（hi）系统建模面临的一个重大挑战是需要跨越近八个数量级的长度尺度（从埃到厘米），跨越材料/结构、器件、芯片和封装，同时需要将材料、电气、光子、电磁、热和机械行为结合起来。从广义上讲，建模有几种作用：
从头开始介入开发新型材料和界面；
在设计探索过程中评估大致性能；
通过详细分析，为改进设计创建准确的行为评估；
通过模拟协助制造工艺开发
通过缺陷预测提高制造工艺产量。
为了使模型发挥其预期作用，必须对其进行严格验证。
通常，模型中的数据表示包括每个长度尺度上的物理和几何属性。各尺度之间的信息交换包括材料、几何和模拟属性。由于每个尺度都有自己的控制方程，因此需要在尺度之间建立接口，以提供一个独立于底层模型的模块化链接平台。因此，模型抽象需要模块化、灵活化，并且与规模、材料和几何无关。机器学习（ml）模型可能是此类抽象的理想候选。
以下是建模中必须解决的特定元素的详细信息。
用于协同设计的快速多物理场、多分辨率建模
从原子到系统级（多尺度）的快速、大规模和耦合多物理场建模和分析是实现异构集成协同设计的必要条件。不同长度尺度的多物理场模型需要在不同精度水平上进行结合，以支持不同的协同设计需求。需要融合机器智能和领域专业知识，以显著加快器件、电路和系统级的建模、分析和优化。
跨设计层的异构不确定性量化（uq，uncertainty quantification）
需要对过程变化下复杂异构系统的不确定性进行量化。这类模型非常具有挑战性，因为存在许多相互关联的设计模块、高维不确定性源以及对不确定性统计行为的了解不足。
芯片和封装结构的高保真失效模型
详细的多尺度行为模型对于准确估算加工条件的失效时间或可行性十分必要。随着硅通孔（tsv）和互连线被缩小到亚微米长度尺度，以及焊接凸点被缩小到数十微米，微观结构将会影响电迁移驱动的空洞和疲劳断裂。目前还没有针对这些失效机制的高保真模型
材料和界面模型
半导体技术的规模化导致材料和结构之间的尺寸趋同，进而产生了新的特性和特征。其中的例子包括电子、电气、热、机械和化学特性之间的复杂融合。此外，规模化使得界面对材料变得至关重要。一般来说，需要建立从量子到连续体的材料和界面模型。
材料属性数据库
器件级（feol、beol金属和低维材料）、芯片级（三维互连和接合界面）和封装级（焊料/底部填充胶、模塑料、再分布层、凸块、热界面材料和冷却解决方案）的结构建模需要开发一个准确的材料特性数据库。此外，还需要利用计算流体动力学（cfd）建模来发展有效传热系数预测的经验关联式。表7.6列出了上述建模需求的现状。
可靠性（reliability）
异质集成封装的可靠性至关重要，其可以满足高性能电子系统日益增长的需求。巨大的挑战包括先进封装架构、材料和结构的集成（如先进的粘合剂和自修复材料的使用），先进建模和仿真技术的使用，以及新测试和鉴定方法的开发。
一般而言，产品的可靠性是指产品在预期使用寿命内执行其核心功能的能力。核心功能性能的降低以及辅助功能的丧失将被视为可靠性的降低或受损，但不是可靠性的丧失。先进封装和异质集成的可靠性损失和降低是由器件、封装、子系统和系统的过应力和/或磨损机制引起的故障造成的。过应力失效发生在施加的负载超过材料的临界负载/强度时，而磨损失效则发生在重复或循环施加亚临界负载时。过应力失效机制通常是灾难性的、突发性的，例如脆裂、脱粘、熔化和介电击穿。磨损失效机制是渐进和累积破坏性的，例子包括互连开裂、脱粘和电迁移。
过应力和磨损失效机制都是由热、机械、电气、化学、辐射、磁和湿度负载单独作用以及相互组合作用引起的，例如热机械、热湿机械、热电和热化学负载。这些负载可能来自产品的内部工作和/或外部环境或操作条件。这些内部和外部条件的具体应用程度和持续时间对于评估可靠性至关重要。这种评估可通过物理原型和测试以及虚拟（模拟）原型和测试来进行。表7.7提供了针对具体应用的可靠性鉴定准则。
随着三维、混合接合、嵌入式桥接和其他先进技术的发展，异构集成正在以新材料、创新工艺和测试协议进行横向和纵向发展。然而，在要求更高的功能、更好的性能和更强的功率的同时，还需要更小的尺寸、更轻的重量和更低的成本，这就给可靠性和测试带来了挑战。这些先进封装的可靠性对于实现这些技术至关重要。因此，表中的鉴定指标在未来10年内不会发生重大变化，但会以红色显示，特别是因为这些新材料、新工艺和新尺寸在设计时如果没有预先考虑到可靠性，那么要达到（与原有设计）相同的可靠性指标将非常困难。
挑战、未来需求和可能的解决方案（challenges, future needs, and possible solutions）
基于传统半导体尺寸规模，对更高性能和更大带宽的需求已达到其物理极限。因此，随着晶体管栅极间距缩小速度的放缓和芯片尺寸达到掩膜极限，芯粒系统架构成为行业的答案。要实现高性能计算以及未来量子和人工智能技术的芯粒集成，需要先进的封装解决方案。总体而言，封装引脚数和i/o功耗的指数级增长、特定领域的架构、ip重用的技术和商业模式以及混合技术节点芯片将推动异构集成和先进封装的进步。
先进封装的技术进步需要新的设计工具，使封装设计能够支持协同设计工作流程和预测建模，以最大限度地降低架构和设计实施之间的迭代成本。在设计和分析hi/ap系统时，模型需要跨越近八个数量级的长度尺度，并且需要进行多物理场分析，这些都将是重大挑战。由于cpu和gpu功率的增加会导致路由损耗，从而对整个系统的效率产生重大影响，因此需要使用集成稳压器以更高的电压供电。功率耗散的增加将需要通过封装热设计对系统散热策略进行协同设计。在3d堆栈架构中，这种情况将加剧，这将产生累积的有效功率密度，需要仔细的堆栈间布局优化，以降低架构需要支持的功率密度
下一代封装的极端互连密度需求将推动超细间距（间距小于10μm）和超细线/空间（低于1μm l/s）电路的发展。组装技术和工艺需要从基于焊料的互连过渡到无焊料互连（铜-铜）。这一过渡将需要开发硅堆叠解决方案和用于芯片到芯片或芯片到芯片混合键合的工具。最后，对更小尺寸、更轻重量和更低成本的需求将推动可靠性和测试方面的挑战。虽然在未来10年内，认证指标可能不会发生重大变化，但如果这些新材料、新工艺和新尺寸在设计过程中不考虑可靠性因素，要达到相同的可靠性指标将面临挑战。
本号对所有原创、转载文章的陈述与观点均保持中立，推送文章仅供读者学习和交流。文章、图片等版权归原作者享有，如有侵权，联系删除。北京汉通达科技主要业务为给国内用户提供通用的、先进国外测试测量设备和整体解决方案，产品包括多种总线形式（台式/gpib、vxi、pxi/pxie、pci/pcie、lxi等）的测试硬件、相关软件、海量互联接口等。经过二十年的发展，公司产品辐射全世界二十多个品牌，种类超过1000种。值得一提的是，我公司自主研发的bms测试产品、芯片测试产品代表了行业一线水平。
直流模块：12V/15V升高压至10000V/12000V
这项电磁兼容国家标准正式发布，今年12月实施
探析5G网联无人机整体解决方案
5G、AI等被写进《工业互联网创新发展行动计划（2021-2023年）》
变频器如何与西门子300PLC实现通讯实例
先进封装，十年路线图
画电源板时要注意地方
国美手机U7图赏 圆弧阶梯边框流光双面玻璃
Tilt Five新AR头显众筹金额突破120万美元 最终筹资总额有望翻三番
拍照为什么那么牛？ 一加3T摄像头解析
三星要把Bixby实体化搭载智能家庭助手 但开发进度缓慢
如何通过HP 547A电流示踪器追踪ESD电流路径
路灯控制器怎么调？路灯控制器怎么设置？
联想手机在国内市场打好翻身仗 目前处境十分的尴尬
三星Exynos 2400芯片采用FOWLP技术，提高性能与散热能力
普渡科技宣布完成由红杉资本中国基金领投的近亿元B+轮融资
一种基于公用电话网的家电遥控系统
Xilinx SmartLynq Data Cable可将比特流运行速度提高10倍
让制造走向“智”造：金蝶打造助力传统企业管理转型云平台
中国移动将携手产业推进面向5G前传的半有源MWDM技术
hi技术的进步是实现ict中可预见的重大转变的关键，其中包括：
用于生成更智能的世界-机器接口的模拟硬件
彻底新颖的存储解决方案和内存
处理高度互联系统中出现的新安全挑战的硬件
人工智能（ai）
通用计算的能量消耗呈指数增长
能耗每三年翻倍，超越了尺寸缩放取得的效率改进，需要新的计算范式。因此，本章要解决的广泛目标是：
宏伟目标：
发现具有根本新的计算轨迹的计算范式/架构，实现超过100万倍的能效改进。
章节目标：
开发整合模拟和数字系统的技术，包括神经形态和量子计算、感应、光子学和无线通信。
高级封装和异质集成的本章范围包括（但不限于）：
芯片-封装架构和协同设计
下一代互连技术
电力传输和热管理
材料
衬底
装配和测试
性能和工艺建模以及模型验证
可靠性
先进封装下的跨领域活动包括：
能效和可持续性供应链：材料、化学品、衬底制造过程和性能计量安全和隐私设计建模测试和标准
总的来说，不同的应用需要特定领域的架构和适当的系统集成策略，确保信号和电源完整性、功率转换和传送、可测试性和安全性的同时高效实现性能、功耗、面积和成本（ppac）的权衡。系统集成可能的解决策略包括：将独立生产的组件通过水平集成到更高级别的sip，将独立芯粒进行三维（3d）堆叠，以及在单片集成的片上系统（soc）中进行逻辑和存储的精细层叠制作。sip的架构和物理设计需要高保真度和高效性的建模工具和技术，包括基于机器学习的工具。
朝着高密度3d系统集成的进展将提高带宽密度和能效。水平和垂直互连间距缩放以及下一代互连技术是实现高带宽密度和能效的关键方法。由于i/o带宽将与计算核心的缩放成比例增长，伴随着封装引脚数和i/o功耗的指数级增长，光互连的替代创新是必要的，因为它可以提供高带宽密度、能效和覆盖范围。
系统集成挑战不仅需要芯片-封装协同设计，它还涉及封装材料的选择、互连间距缩放的工艺开发以及热解决方案设计，同时需满足可靠性和制造良率的目标。这反过来需要先进的热点和缺陷计量、测试和模拟，从基本原理上把控系统性能和可靠性。最后，新型材料是一切互连、高密度衬底、散热和新兴设备开发方面创新的基础。
chip packaging architectures and codesign（芯片封装架构和协同设计）
在人工智能、高性能计算、高清晰度传感和其他新兴应用领域，对带宽、延迟和能效的需求不断增加，尽管最近在单片芯片设计方面取得了进展，但尺寸缩放趋势仍滞后于需求。在这种背景下，超越单片芯片的技术创新，尤其是宏观和微观层面的2.5d/3d异质集成，对于实现具有各种类型芯粒的未来ict系统至关重要，并带来显著性能和成本效益。（先进封装架构的趋势及其对互连的影响在第7.3节中有描述）。这种范式转变将推动芯粒ip设计、异质架构、片上网络/封装级网络和可靠系统集成的创新（图7.1）。
一些挑战和研究需求包括：
为hi设计ip
芯粒及其信令接口将新的硅模块引入微电子生态系统，具有高带宽、高面积利用率和低成本，这开启了ip复用的新技术和商业模式，允许不同的功能宏模块灵活生产，而无需受到处理能力的限制。这样的变化需要设计能力来定义物理核和芯粒间的接口，以及软硬件协同设计对可复用ip模块进行分类。
异质架构
芯粒和封装设计之间的紧密协作在整个设计周期中至关重要，包括设计工具、模型和工作流程。系统架构师必须在设计过程的早期参与，分析整个系统和封装、将设计分区为不同的芯粒，并评估在计算、数据传输和制造成本中的权衡。在这个阶段的设计和验证工具，如systemverilog，需要整合封装设计和规划知识，支持协同设计工作流程，这意味着对当前分离的asic和封装设计流程的重大修订。此外，对hi系统的早期预测分析对于减少（微）架构定义与设计实施之间的迭代成本至关重要。
hi系统的综合工具
要实现芯片-封装联合设计，需要考虑综合流程的每个步骤，包括架构定义、rtl设计、布局和布线、验证以及时序/功耗分析。新一套工具还需要在彼此之间具有平滑的接口，并支持未来的芯粒设计工具包。hi综合存在的挑战包括：芯粒间的时序分析、热/机械应力分析，以及各组件的功耗传输和完整性。
测试与可靠性
一个异质系统包含具有明显不同电气、机械和热特性的多个组件。未来的异质系统测试需要提供足够的可模块化性质，以适应每个组件的特定测试方法，实现覆盖率、复杂性和成本的综合评估。自测试，如内置自测试（bist），是一种可取的解决方案，但需要更多关于多功能联合测试的研究。随着在2.5d/3d集成中各种组件间的热/机械相互作用不断增加，可靠性评估需要从当前针对单个模块的经验/统计方法，转向构建描述产品级物理可靠性模型。
next-generation interconnects（下一代互连技术）
众所周知，通过使用更精细的晶体管节点（低于20纳米）来缩小芯片尺寸的成本优势已不再明显。这就需要一种新的方法，即将单片芯片分解为较小的单元，或者芯粒。为了通过设备芯粒和被动元件的hi实现功能扩展，基板必须从芯片载体转变为一种集成平台，这需要新的先进封装方法，包括：
性能优化：为每个ip块/芯粒选择最佳的硅工艺节点。
产品定制：通过选择最佳性能的芯粒组合，实现对每个产品的定制。
降低成本：与单片soc相比，单个芯粒的收益更高，能够降低成本。
芯粒的广泛应用预计将继续，因为该行业致力于推动针对每种应用定制的高性能和低功耗解决方案。下一代封装需要支持这种异质集成的激增，通过实现适应非常细的间距输入/输出芯片（<10µm间距）和非常细的线/空间（亚微米级别的l/s）电路。图7.2显示了朝向三维芯粒集成的趋势，以实现两个基本性能要求，包括：
（1）以io/mm和io/mm²计量的更高带宽
（2）以pj/b计量的更高效率
用于连接芯粒并实现这些未来高性能要求的hi路线图显示在表7.1中。为了满足si中间层未来的需求，需要具备在顶面生产更多层次的堆叠层和背面多层rdl层的能力，基板厚度可能还需要从100微米减少到50微米或更低。对于重构扇出技术，主要的技术驱动力将是为顶部和背面构建层生产低于1µm的 l/s。对于这两种 hi 技术，需要适应i/o焊盘间距80mm x 80mm）、增强型热解决方案和新型互连结构（cup）必然会导致组装前和组装过程中的材料和工艺发生变化。这些受影响材料和工艺的一些例子是：不同的助焊剂策略（喷涂与浸渍）、新型封装材料以及热性能仍与bga产品兼容的替代热界面材料。需要新的工具来处理这些大型层压板增加的翘曲，以确保bga共面性和/或元件筛选-工艺兼容性（tsm/bsm）。这些复杂的模块布局也需要新的检测工具。
为了解决高带宽和在向芯粒过渡过程中对额外i/o的需求，有必要推进超细间距封装（<=55微米间距）、cup和先进封装解决方案（如2.xd、硅桥）以及3d垂直集成等更先进技术的发展。组装芯粒（可能更薄、多间距，悬臂）以及使用这些先进技术元件的组件，需要更精确的切割/拾取和放置工具，同时能够处理更薄的硅。此外，还需要替代的芯片连接方法和工具，例如用热压焊接取代大规模回流焊，并加入可能用于封装和/或助焊的非导电浆料(ncp)材料。此外，封装工艺本身可能需要在有限的区域内进行更精确的点胶，这就需要新的点胶工具和/或新的点胶泵。这些更高密度的复杂模块布局还需要新的检测工具来进行晶圆进料检测、连接前和连接后检测以及封装检测。这些新的装配工艺必须具有可制造性、可靠性和成本竞争力。由于某些高性能应用可能需要更高的洁净室规格，因此必须考虑装配极细间距封装时的污染控制。
在未来十年甚至更长的时间内，需要向更细的间距（<10μm）发展，以满足未来芯片性能对互连密度的极高要求，并在保持信号和电源完整性的同时，降低功耗以提高能效。组装技术和工艺需要从基于焊料的互连过渡到无焊料互连（cu-cu）。这一过渡将涉及硅堆叠解决方案的开发，以及晶圆到晶圆（d2w）或晶粒到晶粒（d2d）混合键合工具的开发。此外，混合键合工艺还需要化学机械平坦化（cmp）等晶片精加工设备，以及比组装/制造生产线更清洁的环境。
共封装光学器件(cpo)对于满足未来的带宽和功率需求至关重要。我们可以预见cpo的广泛应用，从数据中心（多芯片模块或mcm cpo）到人工智能/高性能计算（3d cpo 晶圆级处理），再到未来的硅光子（siph）芯片系统。将光学引擎集成到sip和其他采用先进封装解决方案的产品中，会面临独特的挑战，这些挑战取决于光学引擎集成到封装中的装配步骤。例如，可能需要使用无焊剂芯片连接工艺、低温固化热界面材料、密封带材料以及低温bga合金。构建光学引擎需要一整套不同的技能，包括光纤连接组装工艺、模块连接（回流光纤元件的能力）和光学特性分析。cpo面临的巨大挑战之一将是光纤连接组装，因为随着设计基本规则的改进，光纤的密度会增加，连接工艺的复杂性也会增加。
测试挑战
先进的封装和异构集成产生了各种各样组合的系统级封装设计和应用。这种组合制造中测试的开发在许多方面都具有挑战性。具体来说，在设计中使用现成的现有芯片会导致非优化的测试设计（dft，design-for-test）集成。dft的插入通常是在单芯片设计基础上进行的，没有考虑到sip中多个芯片的影响。这导致dft存在缺陷，使自动测试设备(ate，auto test equipment)中的仪器更加昂贵，由于测试时间更长（顺序比率与并发测试的可能性相比）、扫描测试模式数量庞大以及必须传输到sip-ate测试仪的数据量更大，总体测试成本会更高。
考虑到模拟、射频、毫米波和光子学应用，对ate的数字和非数字通道数提出了更高的要求。具有细间距凸块芯粒也具有挑战性，不过它们为测试的进一步发展提供了机遇。
要应对未来预期的挑战，就必须进行创新。sip dft需要实现全行业的标准化，并在市场上得到广泛采用，同时还需要支持制造级和短测试时间的测试架构，以及具有电源感知的诊断测试功能。采用sip封装和芯粒设计新标准的eda行业领导者需要促进ate仪器/软件产品以更低的成本、模块化、高通用性和重复利用率实现迅速发展。此外，还需要通过sip配置感知引擎和具有电源感知节流功能的超级sip内建自检(bist)引擎，在芯片中实现自动扫描和算法测试模式的生成、采样。
性能和过程建模以及模型验证（performance and process modeling and model validation）
经过验证的性能和工艺建模是加速微电子和先进封装技术发展的关键。复杂的异质集成（hi）系统建模面临的一个重大挑战是需要跨越近八个数量级的长度尺度（从埃到厘米），跨越材料/结构、器件、芯片和封装，同时需要将材料、电气、光子、电磁、热和机械行为结合起来。从广义上讲，建模有几种作用：
从头开始介入开发新型材料和界面；
在设计探索过程中评估大致性能；
通过详细分析，为改进设计创建准确的行为评估；
通过模拟协助制造工艺开发
通过缺陷预测提高制造工艺产量。
为了使模型发挥其预期作用，必须对其进行严格验证。
通常，模型中的数据表示包括每个长度尺度上的物理和几何属性。各尺度之间的信息交换包括材料、几何和模拟属性。由于每个尺度都有自己的控制方程，因此需要在尺度之间建立接口，以提供一个独立于底层模型的模块化链接平台。因此，模型抽象需要模块化、灵活化，并且与规模、材料和几何无关。机器学习（ml）模型可能是此类抽象的理想候选。
以下是建模中必须解决的特定元素的详细信息。
用于协同设计的快速多物理场、多分辨率建模
从原子到系统级（多尺度）的快速、大规模和耦合多物理场建模和分析是实现异构集成协同设计的必要条件。不同长度尺度的多物理场模型需要在不同精度水平上进行结合，以支持不同的协同设计需求。需要融合机器智能和领域专业知识，以显著加快器件、电路和系统级的建模、分析和优化。
跨设计层的异构不确定性量化（uq，uncertainty quantification）
需要对过程变化下复杂异构系统的不确定性进行量化。这类模型非常具有挑战性，因为存在许多相互关联的设计模块、高维不确定性源以及对不确定性统计行为的了解不足。
芯片和封装结构的高保真失效模型
详细的多尺度行为模型对于准确估算加工条件的失效时间或可行性十分必要。随着硅通孔（tsv）和互连线被缩小到亚微米长度尺度，以及焊接凸点被缩小到数十微米，微观结构将会影响电迁移驱动的空洞和疲劳断裂。目前还没有针对这些失效机制的高保真模型
材料和界面模型
半导体技术的规模化导致材料和结构之间的尺寸趋同，进而产生了新的特性和特征。其中的例子包括电子、电气、热、机械和化学特性之间的复杂融合。此外，规模化使得界面对材料变得至关重要。一般来说，需要建立从量子到连续体的材料和界面模型。
材料属性数据库
器件级（feol、beol金属和低维材料）、芯片级（三维互连和接合界面）和封装级（焊料/底部填充胶、模塑料、再分布层、凸块、热界面材料和冷却解决方案）的结构建模需要开发一个准确的材料特性数据库。此外，还需要利用计算流体动力学（cfd）建模来发展有效传热系数预测的经验关联式。表7.6列出了上述建模需求的现状。
可靠性（reliability）
异质集成封装的可靠性至关重要，其可以满足高性能电子系统日益增长的需求。巨大的挑战包括先进封装架构、材料和结构的集成（如先进的粘合剂和自修复材料的使用），先进建模和仿真技术的使用，以及新测试和鉴定方法的开发。
一般而言，产品的可靠性是指产品在预期使用寿命内执行其核心功能的能力。核心功能性能的降低以及辅助功能的丧失将被视为可靠性的降低或受损，但不是可靠性的丧失。先进封装和异质集成的可靠性损失和降低是由器件、封装、子系统和系统的过应力和/或磨损机制引起的故障造成的。过应力失效发生在施加的负载超过材料的临界负载/强度时，而磨损失效则发生在重复或循环施加亚临界负载时。过应力失效机制通常是灾难性的、突发性的，例如脆裂、脱粘、熔化和介电击穿。磨损失效机制是渐进和累积破坏性的，例子包括互连开裂、脱粘和电迁移。
过应力和磨损失效机制都是由热、机械、电气、化学、辐射、磁和湿度负载单独作用以及相互组合作用引起的，例如热机械、热湿机械、热电和热化学负载。这些负载可能来自产品的内部工作和/或外部环境或操作条件。这些内部和外部条件的具体应用程度和持续时间对于评估可靠性至关重要。这种评估可通过物理原型和测试以及虚拟（模拟）原型和测试来进行。表7.7提供了针对具体应用的可靠性鉴定准则。
随着三维、混合接合、嵌入式桥接和其他先进技术的发展，异构集成正在以新材料、创新工艺和测试协议进行横向和纵向发展。然而，在要求更高的功能、更好的性能和更强的功率的同时，还需要更小的尺寸、更轻的重量和更低的成本，这就给可靠性和测试带来了挑战。这些先进封装的可靠性对于实现这些技术至关重要。因此，表中的鉴定指标在未来10年内不会发生重大变化，但会以红色显示，特别是因为这些新材料、新工艺和新尺寸在设计时如果没有预先考虑到可靠性，那么要达到（与原有设计）相同的可靠性指标将非常困难。
挑战、未来需求和可能的解决方案（challenges, future needs, and possible solutions）
基于传统半导体尺寸规模，对更高性能和更大带宽的需求已达到其物理极限。因此，随着晶体管栅极间距缩小速度的放缓和芯片尺寸达到掩膜极限，芯粒系统架构成为行业的答案。要实现高性能计算以及未来量子和人工智能技术的芯粒集成，需要先进的封装解决方案。总体而言，封装引脚数和i/o功耗的指数级增长、特定领域的架构、ip重用的技术和商业模式以及混合技术节点芯片将推动异构集成和先进封装的进步。
先进封装的技术进步需要新的设计工具，使封装设计能够支持协同设计工作流程和预测建模，以最大限度地降低架构和设计实施之间的迭代成本。在设计和分析hi/ap系统时，模型需要跨越近八个数量级的长度尺度，并且需要进行多物理场分析，这些都将是重大挑战。由于cpu和gpu功率的增加会导致路由损耗，从而对整个系统的效率产生重大影响，因此需要使用集成稳压器以更高的电压供电。功率耗散的增加将需要通过封装热设计对系统散热策略进行协同设计。在3d堆栈架构中，这种情况将加剧，这将产生累积的有效功率密度，需要仔细的堆栈间布局优化，以降低架构需要支持的功率密度
下一代封装的极端互连密度需求将推动超细间距（间距小于10μm）和超细线/空间（低于1μm l/s）电路的发展。组装技术和工艺需要从基于焊料的互连过渡到无焊料互连（铜-铜）。这一过渡将需要开发硅堆叠解决方案和用于芯片到芯片或芯片到芯片混合键合的工具。最后，对更小尺寸、更轻重量和更低成本的需求将推动可靠性和测试方面的挑战。虽然在未来10年内，认证指标可能不会发生重大变化，但如果这些新材料、新工艺和新尺寸在设计过程中不考虑可靠性因素，要达到相同的可靠性指标将面临挑战。
本号对所有原创、转载文章的陈述与观点均保持中立，推送文章仅供读者学习和交流。文章、图片等版权归原作者享有，如有侵权，联系删除。北京汉通达科技主要业务为给国内用户提供通用的、先进国外测试测量设备和整体解决方案，产品包括多种总线形式（台式/gpib、vxi、pxi/pxie、pci/pcie、lxi等）的测试硬件、相关软件、海量互联接口等。经过二十年的发展，公司产品辐射全世界二十多个品牌，种类超过1000种。值得一提的是，我公司自主研发的bms测试产品、芯片测试产品代表了行业一线水平。
直流模块：12V/15V升高压至10000V/12000V
这项电磁兼容国家标准正式发布，今年12月实施
探析5G网联无人机整体解决方案
5G、AI等被写进《工业互联网创新发展行动计划（2021-2023年）》
变频器如何与西门子300PLC实现通讯实例
先进封装，十年路线图
画电源板时要注意地方
国美手机U7图赏 圆弧阶梯边框流光双面玻璃
Tilt Five新AR头显众筹金额突破120万美元 最终筹资总额有望翻三番
拍照为什么那么牛？ 一加3T摄像头解析
三星要把Bixby实体化搭载智能家庭助手 但开发进度缓慢
如何通过HP 547A电流示踪器追踪ESD电流路径
路灯控制器怎么调？路灯控制器怎么设置？
联想手机在国内市场打好翻身仗 目前处境十分的尴尬
三星Exynos 2400芯片采用FOWLP技术，提高性能与散热能力
普渡科技宣布完成由红杉资本中国基金领投的近亿元B+轮融资
一种基于公用电话网的家电遥控系统
Xilinx SmartLynq Data Cable可将比特流运行速度提高10倍
让制造走向“智”造：金蝶打造助力传统企业管理转型云平台
中国移动将携手产业推进面向5G前传的半有源MWDM技术