降低ALE信号噪声的微控制器设计指南
当使用带外部存储器的达拉斯半导体高速微控制器时，p0开关产生的噪声可能会耦合到ale。通过仔细的电路板布局和对多路复用地址/数据总线上的感应噪声的充分理解，可以将这些问题降至最低。本应用笔记着眼于ds80c320高速微控制器访问外部存储器时的情况。
概述
8051 架构允许通过使用端口 0 和端口 2 作为外部存储器接口来访问外部程序和数据。8051 架构在端口 0 上多路复用地址的数据和 lsb，需要 74373 锁存器进行多路复用。这意味着端口 0 将直接连接到至少两个设备。如果使用外部数据sram或存储器映射外设，则总线上可能会放置更多器件。
由于端口 0 必须在地址和数据之间快速切换，因此需要强大的电流驱动特性。遗憾的是，快速切换端口0的所有引脚的高瞬时电流要求可能会在ale信号上产生噪声。在某些情况下，这种噪声会导致外部硬件锁存不正确的地址，从而干扰程序和数据访问。这种情况比较少见，大多数设计师都不会遇到。这个问题的严重程度与与系统和软件相关的几个问题直接相关。不通过端口 0 和端口 2 访问外部存储器的设备不会遇到此问题。
本应用笔记将讨论系统设计人员如何降低端口0开关对器件工作的影响。它适用于任何通过端口 8051 和端口 0 访问外部存储器的无 rom2 微控制器，包括 ds80c310 和 ds80c320。它也适用于任何具有内部程序存储器的微控制器，该微控制器访问外部存储器。
ale 噪声生成
在某些系统条件下，ale上感应的噪声会导致使用多路复用地址/数据总线时锁存不正确的lsb地址。如图1所示，噪声是由处理器在movx写入期间停止驱动内存地址并开始驱动数据时端口0的高速切换产生的。在适当的条件下，噪声脉冲可以上升到v以上ihttl、ls、fs 和 hct 逻辑的输入阈值。在这种情况下，74373锁存器可能会被错误触发，锁定不正确的地址并干扰movx写入的lsb地址。
图1.数据存储器写入（理想时序）。
图2显示了如何产生噪声脉冲的系统图。当处理器驱动端口 0 引脚时，会产生噪声脉冲，该引脚具有高地址（参见图 1 中的“a”），后跟数据为低电平（参见图 1 中的“d”）。器件必须在每个引脚上吸收相对较大的电流（ib） 将线从高到低状态。很明显，从高电平到低电平变化的引脚越多，噪声就越大。最坏的情况是在 movx 写入指令期间，lsb 地址为 ff（十六进制），数据字节为 00（十六进制）。由于所有八个端口引脚同时切换，因此最大电流将被吸入微控制器。处理器内部和系统中的电感和电阻组合导致处理器内部接地高于系统地。这反过来又会引发 ale 上看到的噪音。movx读取的情况不涉及处理器的电流吸收，并且不会在ale信号上产生明显的噪声。与噪声大小有直接关系的系统元素包括：
端口 0 总线电容。
系统接地电感 （l2） 和电阻 （r2）。
系统电源电压（v抄送).
图2.ale 噪声源。
噪
有几种技术可用于最小化端口0切换对ale噪声的影响。降低总线电容可降低放电所需的能量，从而降低峰值电流并降低噪声脉冲中的峰值电压。降低外部接地电阻和电感还可以通过降低电阻和感性压降来降低噪声水平。
电源电压也与噪声脉冲的电压电平成正比。维护 v抄送在推荐的规格范围内将限制噪声电压水平。
如图0所示，添加与端口3串联的低阻抗电阻，通过限制吸入微控制器的峰值电流来降低噪声水平。必须注意验证这些电阻在处理器写入外部存储器时不会对存储器的压摆率或最终输入电压电平产生不利影响。通常可以使用50ω至150ω范围内的值，而不会干扰写入周期时间。串联电阻的实际值应在终端系统中进行验证。
图3.噪。
在ale信号线上使用电容也会显著降低噪声脉冲。同样，必须在系统中验证值，注意不要将ale信号的压摆率降低到内存访问不再有效的程度。通常，10至30pf之间的电容足以降低噪声水平，而不会影响系统正常运行。
输入阈值
消除地址锁存相关噪声的最简单、最可靠的方法是选择具有高输入阈值的逻辑系列。标准 ttl、ls、fs 和 hct 逻辑器件具有 vih阈值约为 2.0 伏。另一方面，hc（高速cmos）或ac（高级cmos）逻辑具有vih在 3 伏的电源电压下约为 5.5 伏。hc 或 ac cmos 逻辑的较高阈值电平可将抗扰度提高约 1.5 v。这通常是防止 ale 意外闭锁所需的全部内容。
使用cmos逻辑的一个缺点是它比其他逻辑系列慢。通过cmos逻辑的传播延迟通常在hc的18 ns和ac的10 ns范围内，而使用2 v电源时，fs逻辑的传播延迟为4至5 ns。对于速度较慢的微控制器，如ds5000、ds5001和ds5002，由于时钟速率较慢，传播延迟通常不是问题。速度较快的微控制器（如高速微控制器）应仔细考虑较慢逻辑的时序影响。无论如何，应在最终应用中进行测试，以使用较慢的cmos逻辑验证效果。
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概述
8051 架构允许通过使用端口 0 和端口 2 作为外部存储器接口来访问外部程序和数据。8051 架构在端口 0 上多路复用地址的数据和 lsb，需要 74373 锁存器进行多路复用。这意味着端口 0 将直接连接到至少两个设备。如果使用外部数据sram或存储器映射外设，则总线上可能会放置更多器件。
由于端口 0 必须在地址和数据之间快速切换，因此需要强大的电流驱动特性。遗憾的是，快速切换端口0的所有引脚的高瞬时电流要求可能会在ale信号上产生噪声。在某些情况下，这种噪声会导致外部硬件锁存不正确的地址，从而干扰程序和数据访问。这种情况比较少见，大多数设计师都不会遇到。这个问题的严重程度与与系统和软件相关的几个问题直接相关。不通过端口 0 和端口 2 访问外部存储器的设备不会遇到此问题。
本应用笔记将讨论系统设计人员如何降低端口0开关对器件工作的影响。它适用于任何通过端口 8051 和端口 0 访问外部存储器的无 rom2 微控制器，包括 ds80c310 和 ds80c320。它也适用于任何具有内部程序存储器的微控制器，该微控制器访问外部存储器。
ale 噪声生成
在某些系统条件下，ale上感应的噪声会导致使用多路复用地址/数据总线时锁存不正确的lsb地址。如图1所示，噪声是由处理器在movx写入期间停止驱动内存地址并开始驱动数据时端口0的高速切换产生的。在适当的条件下，噪声脉冲可以上升到v以上ihttl、ls、fs 和 hct 逻辑的输入阈值。在这种情况下，74373锁存器可能会被错误触发，锁定不正确的地址并干扰movx写入的lsb地址。
图1.数据存储器写入（理想时序）。
图2显示了如何产生噪声脉冲的系统图。当处理器驱动端口 0 引脚时，会产生噪声脉冲，该引脚具有高地址（参见图 1 中的“a”），后跟数据为低电平（参见图 1 中的“d”）。器件必须在每个引脚上吸收相对较大的电流（ib） 将线从高到低状态。很明显，从高电平到低电平变化的引脚越多，噪声就越大。最坏的情况是在 movx 写入指令期间，lsb 地址为 ff（十六进制），数据字节为 00（十六进制）。由于所有八个端口引脚同时切换，因此最大电流将被吸入微控制器。处理器内部和系统中的电感和电阻组合导致处理器内部接地高于系统地。这反过来又会引发 ale 上看到的噪音。movx读取的情况不涉及处理器的电流吸收，并且不会在ale信号上产生明显的噪声。与噪声大小有直接关系的系统元素包括：
端口 0 总线电容。
系统接地电感 （l2） 和电阻 （r2）。
系统电源电压（v抄送).
图2.ale 噪声源。
噪
有几种技术可用于最小化端口0切换对ale噪声的影响。降低总线电容可降低放电所需的能量，从而降低峰值电流并降低噪声脉冲中的峰值电压。降低外部接地电阻和电感还可以通过降低电阻和感性压降来降低噪声水平。
电源电压也与噪声脉冲的电压电平成正比。维护 v抄送在推荐的规格范围内将限制噪声电压水平。
如图0所示，添加与端口3串联的低阻抗电阻，通过限制吸入微控制器的峰值电流来降低噪声水平。必须注意验证这些电阻在处理器写入外部存储器时不会对存储器的压摆率或最终输入电压电平产生不利影响。通常可以使用50ω至150ω范围内的值，而不会干扰写入周期时间。串联电阻的实际值应在终端系统中进行验证。
图3.噪。
在ale信号线上使用电容也会显著降低噪声脉冲。同样，必须在系统中验证值，注意不要将ale信号的压摆率降低到内存访问不再有效的程度。通常，10至30pf之间的电容足以降低噪声水平，而不会影响系统正常运行。
输入阈值
消除地址锁存相关噪声的最简单、最可靠的方法是选择具有高输入阈值的逻辑系列。标准 ttl、ls、fs 和 hct 逻辑器件具有 vih阈值约为 2.0 伏。另一方面，hc（高速cmos）或ac（高级cmos）逻辑具有vih在 3 伏的电源电压下约为 5.5 伏。hc 或 ac cmos 逻辑的较高阈值电平可将抗扰度提高约 1.5 v。这通常是防止 ale 意外闭锁所需的全部内容。
使用cmos逻辑的一个缺点是它比其他逻辑系列慢。通过cmos逻辑的传播延迟通常在hc的18 ns和ac的10 ns范围内，而使用2 v电源时，fs逻辑的传播延迟为4至5 ns。对于速度较慢的微控制器，如ds5000、ds5001和ds5002，由于时钟速率较慢，传播延迟通常不是问题。速度较快的微控制器（如高速微控制器）应仔细考虑较慢逻辑的时序影响。无论如何，应在最终应用中进行测试，以使用较慢的cmos逻辑验证效果。
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