基于Verilog的分数分频电路设计
上一篇文章时钟分频系列——偶数分频/奇数分频/分数分频，ic君介绍了各种分频器的设计原理，其中分数分频器较为复杂，这一篇文章ic君再跟大家聊聊分数分频的具体设计实现。
一个分数分频器由两部分组成：以zn和zn+1为分频系数的多路分频器，还有一个acc计数器。
1zn/zn+1分频器设计
zn/zn+1分频器的设计包含了偶分频器和奇分频器，首先定义zn/zn+1分频器的模块名字mdiv。 下图是mdiv的引脚信号的名字，及功能定义：
废话不多说，verilog硬件描述语言实现mdiv的代码如下：
mdiv调用方法如下：
具体的仿真波形如下所示：
2acc计数器设计
acc计数器就是控制做n次zn分频和m次zn+1次分频，具体控制过程可以分为以下几种情况：
第1种情况 ：先做n次zn分频，再做m次zn+1次分频;
第2种情况： 先做m次zn+1次分频，再做n次zn分频;
第3种情况 ：把n次zn分频平均插入到m次zn+1分频中;
第4种情况 ：把m次zn+1次分频平均插入到n次zn分频中。
组合n次zn分频和m次zn+1次分频的情况很多。 第1、2种情况前后时钟频率不太均匀，因此相位抖动比较大;
第3、4种情况前后时钟频率均匀性稍好，因此相位抖动会减小。
下面以8.7分频为例子设计acc计数器模块名acct，下图为模块acct的引脚：
8.7分频的原理是用3次8分频和7次9分频的对应的时钟总时间来等效原时钟87个周期的总时间。
下图选用前面所述的第3种情况，把3次8分频平均地插入到7次9分频中，这个过程也叫混频。
采用第3种情况设计acct的verilog代码代码如下所示：
代码的92-102行就是第3种情况混频，修改98行的数字可以得到不同的混频。
38.7分频器设计
完成了模块mdiv 和acct之后，就可以用组成一个8.7分频器，这个分频器的模块名是fendiv，框图如下所示：
verilog代码如下：
最终生成的clkout波形如下所示：
有兴趣的可以试试用mdiv 和acct设计一个10.3分频器?
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mdiv调用方法如下：
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第4种情况 ：把m次zn+1次分频平均插入到n次zn分频中。
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下图选用前面所述的第3种情况，把3次8分频平均地插入到7次9分频中，这个过程也叫混频。
采用第3种情况设计acct的verilog代码代码如下所示：
代码的92-102行就是第3种情况混频，修改98行的数字可以得到不同的混频。
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verilog代码如下：
最终生成的clkout波形如下所示：
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