赛灵思器件和工具支持多种数据类型同时满足设计性能目标要求
将浮点转为定点，大幅降低功耗和成本
（wp491）
赛灵思器件和工具支持从二进制到双精度在内的多种数据类型。ultrascale 架构的可扩展精度提供极大灵活性，便于优化功耗和资源利用，同时满足设计性能目标要求。
摘 要
在数据中心、航空航天与军用、5g 无线以及汽车等领域，客户必须满足高级驾驶员辅助 (adas)、雷达和深度学习等应用中严峻的散热、功耗和成本要求。
要实现这些目标，一种极为有效的方法是用定点数实现信号处理链。赛灵思fpga 和 soc 具备固有的可变精度支持，允许客户轻松调整以适应不断演变的朝更低精度解决方案发展的这种行业趋势。
赛灵思提供一种包含 vivado 高层次综合 (hls) 的工具流程，允许客户方便地评估 c/c++ 设计的更低精度实现方案，诸如定点等。
点击“阅读原文”，可下载完整的中文版 wp491
正 文 章 节
● 简介 ：赛灵思支持的数据类型
赛灵思 all programmable 器件和工具支持从二进制到双精度浮点在内的多种数据类型。用定点实现的设计总是比用浮点实现的同一设计更加高效，因为定点实现方案所占用的资源和消耗的功耗更少。若将设计迁移到定点，功耗和占用面积缩减一半并不稀奇。
●浮点转换为定点的优势
对于目前几乎所有的设计，最小化功耗是需要优先处理的问题。大多数应用产品必须首先满足严格的功耗和散热范围要求，才能投产。普遍接受的一个原则是，浮点设计较之低精度设计而言，功耗更大。
●实例 ：将浮点 fir 滤波器转换为定点
vivado hls 中简单的 fir 滤波器设计可用来展示浮点 fir 设计转换为定点设计如何减少所用资源和功耗并实现相近的结果精度。
●大大减少 fpga 资源占用
本例中的定点 fir 所占资源不足原始浮点 fir 的五分之一。
●实现显著的功耗节省
将本白皮书中单个 fir 滤波器的两种实现方案的功耗估算结果进行比较，发现定点 fir 的功耗减少 1.4w。
● 消减材料成本
将浮点设计转换成定点方案，能大大减少 fpga 资源占用。fpga 资源的削减能降低材料成本。通过三种方法来实现。
● 相近的精度
通过比较单个 fir 滤波器设计两种实现方案的输出，会发现定点实现方案提供相近的滤波器精度，精度损失仅为 -100dbm 至 -160dbm，同时能降低功耗和成本。
● 降低时延
对于单个 fir 设计实例，可通过滤波器降低时延——定点实现方案为 12 个时钟周期，浮点设计为 91 个时钟周期。随着资源用量减少，尤其是 dsp48e2 slice 减少，有望降低时延。
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要实现这些目标，一种极为有效的方法是用定点数实现信号处理链。赛灵思fpga 和 soc 具备固有的可变精度支持，允许客户轻松调整以适应不断演变的朝更低精度解决方案发展的这种行业趋势。
赛灵思提供一种包含 vivado 高层次综合 (hls) 的工具流程，允许客户方便地评估 c/c++ 设计的更低精度实现方案，诸如定点等。
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正 文 章 节
● 简介 ：赛灵思支持的数据类型
赛灵思 all programmable 器件和工具支持从二进制到双精度浮点在内的多种数据类型。用定点实现的设计总是比用浮点实现的同一设计更加高效，因为定点实现方案所占用的资源和消耗的功耗更少。若将设计迁移到定点，功耗和占用面积缩减一半并不稀奇。
●浮点转换为定点的优势
对于目前几乎所有的设计，最小化功耗是需要优先处理的问题。大多数应用产品必须首先满足严格的功耗和散热范围要求，才能投产。普遍接受的一个原则是，浮点设计较之低精度设计而言，功耗更大。
●实例 ：将浮点 fir 滤波器转换为定点
vivado hls 中简单的 fir 滤波器设计可用来展示浮点 fir 设计转换为定点设计如何减少所用资源和功耗并实现相近的结果精度。
●大大减少 fpga 资源占用
本例中的定点 fir 所占资源不足原始浮点 fir 的五分之一。
●实现显著的功耗节省
将本白皮书中单个 fir 滤波器的两种实现方案的功耗估算结果进行比较，发现定点 fir 的功耗减少 1.4w。
● 消减材料成本
将浮点设计转换成定点方案，能大大减少 fpga 资源占用。fpga 资源的削减能降低材料成本。通过三种方法来实现。
● 相近的精度
通过比较单个 fir 滤波器设计两种实现方案的输出，会发现定点实现方案提供相近的滤波器精度，精度损失仅为 -100dbm 至 -160dbm，同时能降低功耗和成本。
● 降低时延
对于单个 fir 设计实例，可通过滤波器降低时延——定点实现方案为 12 个时钟周期，浮点设计为 91 个时钟周期。随着资源用量减少，尤其是 dsp48e2 slice 减少，有望降低时延。
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