NAND Flash 原理深度解析（上）
nand flash存储器是flash存储器的一种，其内部采用非线性宏单元模式，为固态大容量内存的实现提供了高性价比、高性能的解决方案。nand flash存储器具有容量较大、改写速度快等优点，适用于大量数据的存储，因而在业界得到了越来越广泛的应用。本文则将为大家介绍nand flash的工作原理和自身的特性。
一、nand flash wafer、pkg及ssd
nand flash die 是从wafer身上切割出来，一个wafer有很多个die。之后再进行封装，变成一个颗粒。像图1所示，一个封装可以放1/2/4/8/16个die，分别叫做sdp/ddp/qdp/odp/hdp。将颗粒和主控、ddr，电阻、电容等一起焊到pcb板上，就形成了ssd产品。
图1
二、nand 的历史
自1991年全球首个4mb nand闪存问世，此后12mb nand闪存、1gb nand闪存、1gb mlc nand闪存也相继推出，直至2007年nand闪存正式从2d进入3d时代。
国际存储厂商们发布了10年的路标，未来10年介质将持续演进。综合半导体设备制造商以及原厂长期路标来看，预计3d nand堆叠层数可达500层以上（~2030年）。在未来3年，预计介质存储密度(gb/mm2)增加一倍，单位成本($/gb)降低50%+，因此，搭载最新的介质来打造ssd产品可以充分享受介质技术进步的红利。
三、nand flash 2d to 3d
闪存的技术从2d演变到了3d。2d nand主流技术是floating gate（fg) , 通过减小特征尺（(e.g. 20nm到16nm) 提高存储密度；3d nand主流技术是charge trap（ct），通过提高堆叠层数（e.g. 64l到96l）提高存储密度，现在主流的存储介质都是基于charge trap技术的3d nand。
图2
3d nand的演进趋势
- multi-stack
通过multi-stack技术解决3d堆叠工艺挑战，但stack之间会产生额外可靠性问题。不同layer间参数不同，可能导致单block内rber/tprog/tr差异加剧。
- cna到cua/puc
闪存的die里面分为存储阵列和外围控制电路，原来并排分布的，即cmos near array(cna)。后来随着尺寸越来越小，外围电路占的面积越来越大，不利于成本降低，因此把存储阵列放在了电路下面，即cmos under array（cua）。
图3
- tlc到qlc到plc
随着存储密度不断增加，3d tlc (3bits/cell)成为主流存储介质，3d qlc (4bits/cell)蓄势待发。但是随着密度的增加，可靠性会随之降低，所以在应用的时候需要格外小心。现在plc(5bits/cell)处于实验室技术预研阶段，将持续提高存储密度。
图4
- iob/interface chip
随着介质接口的速度越来越高，nand引入了接口芯片。现在主流nand的接口速率是2.4gbps左右，并快速向3.6/4.8gbps演进。当产品对介质速率有要求、并且负载较重时，需要io buffer（即iob）来提升介质总线速率。
四、介质持续演进带来的技术挑战
介质将会持续演进，随之带来的是在硬盘产品设计上的挑战，当介质随着层数增加，block会越来越大。未来一个block可能将从现在的20-30mb一直扩大到100+mb，而一旦block受到损坏，将导致100+mb容量空间中的内容直接丢失，这是对系统管理的一大挑战。同时，多次堆叠形成的3d介质，其读写的时延和出错率的一致性，特别是边界上介质的可靠性，都需要特别关注。
下一期将继续为大家分享关于nand flash原理和应用的内容。
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原文标题：nand flash 原理深度解析（上）
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图1
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三、nand flash 2d to 3d
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图2
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图3
- tlc到qlc到plc
随着存储密度不断增加，3d tlc (3bits/cell)成为主流存储介质，3d qlc (4bits/cell)蓄势待发。但是随着密度的增加，可靠性会随之降低，所以在应用的时候需要格外小心。现在plc(5bits/cell)处于实验室技术预研阶段，将持续提高存储密度。
图4
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四、介质持续演进带来的技术挑战
介质将会持续演进，随之带来的是在硬盘产品设计上的挑战，当介质随着层数增加，block会越来越大。未来一个block可能将从现在的20-30mb一直扩大到100+mb，而一旦block受到损坏，将导致100+mb容量空间中的内容直接丢失，这是对系统管理的一大挑战。同时，多次堆叠形成的3d介质，其读写的时延和出错率的一致性，特别是边界上介质的可靠性，都需要特别关注。
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