基于FPGA的高帧频面阵CCD驱动控制设计
摘要： 针对面阵ccd kai-1020 在高帧频工作模式下的驱动要求， 以fpga 作为控制单元及时序发生器，完成ccd 高帧频工作模式下的硬件及软件设计，仿真验证了驱动时序的正确性，完成了硬件电路的调试与试验。成像实验表明，该设计满足了ccd kai-1020 在双端口输出模式下成像的各种驱动控制功能，图像分辨率为1 000×1 000，帧频达到48 f/s。
电荷耦合器件ccd （charge coupled device) 自20 世纪70 年代由贝尔实验室发明以来， 因其分辨率高、测量误差小等优点， 被广泛应用于各种成像仪器中。ccd 按照成像维数分为线阵与面阵两种类型。线阵ccd 因其本身只有一维， 需要进行推扫才能形成二维图像， 主要用于光谱分析与图像扫描等领域； 面阵ccd 因其本身就能形成二维图像， 而被广泛应用于数码相机、摄像机及工业机器人等领域[ 1]。
面阵ccd 按电荷读出方式又分为全帧转移、帧转移、行间转移三种， 其中行间转移ccd 因其不需要机械快门、读出速度最快等优点， 一直被作为高帧频ccd 相机的首选。
ccd 的驱动时序产生方法主要有以下四种： 直接数字电路（ic） 驱动法、单片机驱动法、eprom 驱动法、可编程逻辑器件法等[ 2]。近些年来， 随着可编程器件的高速发展，fpga 因其高速并行处理方式， 极强的编程灵活性， 十分适合用来产生ccd 的驱动时序， 加之其能很好地避免其他驱动方式的弊端， 因而已经成为ccd 驱动电路的首选。
本文针对功耗体积要求严格的高帧频高分辨率ccd 相机应用场合， 选用fpga 作为高速行间转移ccd的驱动控制， 在减小系统体积， 降低系统功耗的同时， 完成控制任务。
1 kai-1020 结构及特点 kai -1020 是美国柯达公司生产的行间转移型面阵ccd， 总像元数1 028 （h）×1 008 （v） ， 其中有效像元1 000(h)×1 000(v) ， 像元尺寸7.4 μm(v)×7.4 μm(h) ， 有效成像面积10.5 mm[ 2-3]。
kai -1020 具有逐行读出和交错读出（ 只读取ccd 1 000 行成像有效单元中的500 行） 两种方式， 最大像元读出速率40 mhz ， 可以选择单通道或双通道读出。采用逐行扫描， 双通道读出方式， 图像分辨率为1 000 （h）×1 000 （v） ， 帧频可达48 帧/秒， 本文设计即为完成此工作模式。
为保证kai -1020 在高帧频工作模式下的信号质量， 其内部集成了相关双采样电路。成像区在感光后， 将光信号转化为电荷包， 在驱动信号的控制下， 将电荷包转移到邻近的存储区， 依次将电荷信号转移、读出， 送入内部集成的cds 电路采样后输出。
2 硬件电路设计 kai-1020 工作时所需驱动信号较为复杂， 需要6 种偏置电压， 电压加载顺序也有一定要求。将驱动电路分为电压产生、fpga 控制、时序驱动器3 个模块。电压产生模块用来产生fpga 及ccd 工作需要的各种偏置电压；fpga 控制模块分为电压控制模块和时序发生模块，分别用来控制ccd 电压上电顺序和ccd 驱动时序产生； 时序驱动器用来匹配fpga 端口电压与ccd 驱动信号电压。驱动硬件结构如图1 所示。
2.1 电压产生模块
ccd 作为高精度的图像传感器， 对电源电压稳定性及电路噪声水平要求较高。dc/dc 电源效率高， 但纹波大。ldo 电源稳定性好， 但压差大时发热量也大， 会增加系统功耗及电路噪声[ 4]。
kai -1020 因内部结构要求， 需要进行三步上电，fpga 作为控制单元，+3.3 v、+2.5 v、+1.2 v 的工作电压需要随系统上电加载。
相机母线电压为+12 v， 为保证ccd 正常工作， 降低系统功耗， 减少ccd 高速工作时电压纹波及电路噪声造成的影响， 电压产生模块采用先大压差dc/dc 变换，再小压差线性稳压， 由fpga 控制上电顺序的方案。电源模块电压变换过程如图2 所示。
2.2 fpga 控制模块
为相机小型化考虑，fpga 选用xilinx 公司spartan-3an 系列中的xc3s400an。xc3s400an 资源丰富， 拥有40 万门电路和多达311 个用户i/o， 内部集成了4 mbit flash 作为程序存储区， 不需要外接配置芯片， 十分适合对空间敏感和安全性要求较高的场合。
相机加电后，fpga 完成配置， 进入工作状态， 接到上电命令后， 通过控制稳压器的使能端控制电压加载，完成ccd 三步上电。fpga 控制流程如图3 所示。
-9 v 电压加载后，v1mid 与v1mid（-1.2 v） 通过对地串联的两个二极管导通形成。
2.3 时序驱动模块
xc3s400an 每个bank 都可配置管脚电压为lvttl或lvcoms ， 但ccd 驱动时序电压为0 ～5 v， 所以需要在fpga 与ccd 之间增加电平转换芯片。
ti 公司的sn74lv8t245 是一款8 bit 转换电压可调、输出三态、双供电总线收发器， 其内部分为ab 两路， 由dir 控制数据流向为a 到b 或b 到a， 两路电压均可配置为1.65 v～5.5 v。将dir 配置为1， 数据流向为a 到b，a 路接+3.3 v 电压， 接口与fpga 驱动信号连接，b路接+5 v 电压， 接口与ccd 驱动电容连接， 完成fpga与ccd 驱动电压的匹配。
3 软件设计 3.1 时序分析
kai-1020 工作在逐行扫描、双通道读出模式下， 主要驱动信号有v2b、v2a、v1、h1、h2 、sh、r、sa、sb、t。v2b 为帧转移信号， 下降沿时，ccd 将感光单元中的电荷包转移到存储单元中；v2a、v1 为垂直转移信号， 负责将存储单元中每一行的电荷包转移到读出寄存器中；h1、h2 为水平转移信号， 负责将每一行中的每个像元从寄存器中读出；sh 为电子快门信号，sh 的一个高脉冲可以将ccd 之前曝光积累的电荷清零， 电荷的积累时间变为从sh 的下降沿到v2b 的下降沿， 从而实现控制曝光时间；r、sa、sb、t 为相关双采样的控制时序，r与t 同相， 与sa、sb 有一定的相位差， 其具体时序关系如图4 所示。
kai-1020 驱动信号中， 水平转移信号与cds 信号频率最高， 为40 mhz ， 占空比分别为50%和33.33%， 这几个信号之间存在一定的相位关系， 通过更高频的信号分频实现。相机的工作时钟为30 mhz ， 经fpga 的dcm进行8 倍频后， 再将信号六分频并进行移位得到不同相位的40 mhz 信号。对于垂直转移信号及电子快门等低频信号， 通过对40 mhz 的信号计数分频实现。实现过程如图5 所示。
3.2 逻辑设计
kai-1020 工作在双端口读出模式时， 左右两面的数据分左右两路读出。读出寄存器中， 左右两路各有8个空像元， 水平转移时序需要重复522 次， 才能将一行图像数据从左右两路读出。为保证读出行的电荷不对下一行电荷造成影响， 一般水平转移序列至少重复523次， 垂直转移时序需要重复1 008 次， 将1 008 行数据依次从存储区转移到读出寄存器。
将驱动时序通过状态机实现， 帧转移由状态s0 表示， 垂直转移和水平转移由s1 表示， 通过计数器计数完成延时要求， 状态转换过程如图6 所示。
在垂直转移信号变化时， 水平转移信号h1、h2 需要分别保持高电平和低电平。在状态s1 中， 设置信号h_en ， 通过将h_en 与40 mhz 信号进行“ 或” 运算， 得到h1 信号， 将h_en 与40 mhz 信号“ 或” 运算后再取反， 得到h2 信号。
电子快门信号sh 需要加载于某行电荷信号读取完成后，v1 与v2a 信号上升沿之前，h1、h2 在此期间需要保持变化。当计数器cnt3 计到曝光所需的行数t 后，状态机跳转到状态s2 ， 完成sh 信号延时后跳转回s1 ，实现电子快门1-1007 级可调。
3.3 逻辑仿真
通过时序分析， 采用vhdl 语言进行程序设计， 在xilinx 公司的集成开发环境ise 10.1 中编写源代码， 并进行仿真， 仿真波形如图7 所示。
图7(a) 为整体仿真波形的一部分，v2b、v2a、v1 在帧转移阶段完成后，v2b 保持低电平，v2a、v1 开始重复； 图7(b) 为水平转移信号与相关双采样信号的部分仿真波形，h1、h2 反相，r、sa、sb、t 相位关系与时序要求相同，当v2a、v1 变化时，h1 为高电平，h2 为低电平。
4 实验结果 在仿真通过后，对vhdl 源代码进行综合和实现， 生成可编程文件， 将该文件下载到fpga 后， 控制ccd 产生图像信号， 经过后端处理电路， 将模拟图像信号转化为数字信号， 并对两路输出的图像信号进行拼接， 形成一行图像， 通过高速串行lvds 信号将图像信号发送至数据接收端， 解码lvds 信号， 通过采集卡在上位机形成图像。经实际成像测试，ccd 在设计的软硬件驱动下，帧频可达48 帧/秒， 图像分辨率为1 000 （h）×1 000 （v） ，并能通过电子快门对曝光时间进行1-1007 级调节， 灵活控制图像亮度。
使用fpga 作为ccd kai-1020 的控制单元及时序发生器， 可以十分方便地产生各种控制及驱动信号， 完成ccd 上电顺序控制及复杂驱动时序产生， 其强大的可编程和并行处理能力也十分利于系统扩展和升级。
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面阵ccd 按电荷读出方式又分为全帧转移、帧转移、行间转移三种， 其中行间转移ccd 因其不需要机械快门、读出速度最快等优点， 一直被作为高帧频ccd 相机的首选。
ccd 的驱动时序产生方法主要有以下四种： 直接数字电路（ic） 驱动法、单片机驱动法、eprom 驱动法、可编程逻辑器件法等[ 2]。近些年来， 随着可编程器件的高速发展，fpga 因其高速并行处理方式， 极强的编程灵活性， 十分适合用来产生ccd 的驱动时序， 加之其能很好地避免其他驱动方式的弊端， 因而已经成为ccd 驱动电路的首选。
本文针对功耗体积要求严格的高帧频高分辨率ccd 相机应用场合， 选用fpga 作为高速行间转移ccd的驱动控制， 在减小系统体积， 降低系统功耗的同时， 完成控制任务。
1 kai-1020 结构及特点 kai -1020 是美国柯达公司生产的行间转移型面阵ccd， 总像元数1 028 （h）×1 008 （v） ， 其中有效像元1 000(h)×1 000(v) ， 像元尺寸7.4 μm(v)×7.4 μm(h) ， 有效成像面积10.5 mm[ 2-3]。
kai -1020 具有逐行读出和交错读出（ 只读取ccd 1 000 行成像有效单元中的500 行） 两种方式， 最大像元读出速率40 mhz ， 可以选择单通道或双通道读出。采用逐行扫描， 双通道读出方式， 图像分辨率为1 000 （h）×1 000 （v） ， 帧频可达48 帧/秒， 本文设计即为完成此工作模式。
为保证kai -1020 在高帧频工作模式下的信号质量， 其内部集成了相关双采样电路。成像区在感光后， 将光信号转化为电荷包， 在驱动信号的控制下， 将电荷包转移到邻近的存储区， 依次将电荷信号转移、读出， 送入内部集成的cds 电路采样后输出。
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ccd 作为高精度的图像传感器， 对电源电压稳定性及电路噪声水平要求较高。dc/dc 电源效率高， 但纹波大。ldo 电源稳定性好， 但压差大时发热量也大， 会增加系统功耗及电路噪声[ 4]。
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kai-1020 工作在双端口读出模式时， 左右两面的数据分左右两路读出。读出寄存器中， 左右两路各有8个空像元， 水平转移时序需要重复522 次， 才能将一行图像数据从左右两路读出。为保证读出行的电荷不对下一行电荷造成影响， 一般水平转移序列至少重复523次， 垂直转移时序需要重复1 008 次， 将1 008 行数据依次从存储区转移到读出寄存器。
将驱动时序通过状态机实现， 帧转移由状态s0 表示， 垂直转移和水平转移由s1 表示， 通过计数器计数完成延时要求， 状态转换过程如图6 所示。
在垂直转移信号变化时， 水平转移信号h1、h2 需要分别保持高电平和低电平。在状态s1 中， 设置信号h_en ， 通过将h_en 与40 mhz 信号进行“ 或” 运算， 得到h1 信号， 将h_en 与40 mhz 信号“ 或” 运算后再取反， 得到h2 信号。
电子快门信号sh 需要加载于某行电荷信号读取完成后，v1 与v2a 信号上升沿之前，h1、h2 在此期间需要保持变化。当计数器cnt3 计到曝光所需的行数t 后，状态机跳转到状态s2 ， 完成sh 信号延时后跳转回s1 ，实现电子快门1-1007 级可调。
3.3 逻辑仿真
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图7(a) 为整体仿真波形的一部分，v2b、v2a、v1 在帧转移阶段完成后，v2b 保持低电平，v2a、v1 开始重复； 图7(b) 为水平转移信号与相关双采样信号的部分仿真波形，h1、h2 反相，r、sa、sb、t 相位关系与时序要求相同，当v2a、v1 变化时，h1 为高电平，h2 为低电平。
4 实验结果 在仿真通过后，对vhdl 源代码进行综合和实现， 生成可编程文件， 将该文件下载到fpga 后， 控制ccd 产生图像信号， 经过后端处理电路， 将模拟图像信号转化为数字信号， 并对两路输出的图像信号进行拼接， 形成一行图像， 通过高速串行lvds 信号将图像信号发送至数据接收端， 解码lvds 信号， 通过采集卡在上位机形成图像。经实际成像测试，ccd 在设计的软硬件驱动下，帧频可达48 帧/秒， 图像分辨率为1 000 （h）×1 000 （v） ，并能通过电子快门对曝光时间进行1-1007 级调节， 灵活控制图像亮度。
使用fpga 作为ccd kai-1020 的控制单元及时序发生器， 可以十分方便地产生各种控制及驱动信号， 完成ccd 上电顺序控制及复杂驱动时序产生， 其强大的可编程和并行处理能力也十分利于系统扩展和升级。
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