Vivado不是FPGA的设计EDA工具嘛？
使用vivado也能学习verilog描述，你造吗
前几天搞数学建模好几天没更新文章了，大家没忘了我吧，赶紧发一篇。
在有了电路设计的概念的之后我们可能苦于不能灵活运用verilog去对电路进行描述。然后苦于到处找资料，这里我们告诉你们一个非常好的verilog实例描述学习工具，vivado。
不知情者：呀，vivado不是fpga的设计eda工具嘛？用它还能来来学习verilog描述，你确定？
答：是的，你没听错，可以的。这个vivado工具就是这么体贴。
1. 打开vivado工具，随便先新建一个工程。然后进入下页面。
2. 在界面最上面一行菜单栏找到 “tools”，点击 tools-> language templates
3. 点击 tools-> language templates后，出现如下界面。可以看到，这里有verilog，vhdl, systemverilog， xdc，debug的语言模板。这里我们先只看verilog。
4. 将上图中的verilog栏展开，在synthesis constructs栏就是我们可综合的常见verilog描述。可以看到 always ，conditional里的case，条件选择赋值语句，if-else等常见的语法模型他都列出来了。在coding example里面有一些基础的电路模块的verilog描述示例。
5. 展开coding example,可看到基础的电路，如累加器，基础算术电路，逻辑门，输入输出端口，比较器，计数器，解码器，常见的数字信号处理电路，译码器，寄存器（flip flops），逻辑移位器，misc（有七段式数码管驱动，同步电路，防抖电路, 开漏输出端口，脉冲调制电路），多路选择器，ram，rom，移位寄存器，状态机，三态缓冲器等等的verilog描述示例。
6. 在example module里面有更多的设计示例，如一些算法电路的设计。有了一些基础之后，就可以把这里的设计示例都看看。
对于初学者可以好好利用这个。把上面这些示例模板和示例设计学习仿真一遍。主要是将verilog描述与电路对应起来，在vivado里面可以使用schematic，把verilog描述的电路原理图显示出来。后面我们也会以这个为资料发一些文章。
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