基于FPSLIC设计的DES解密和AES的分组加解密的实现
1 引言
美国atmel公司生产的at94k系列芯片是以atmel0.35的5层金属cmos工艺制造。它基于sram的fpga、高性能准外设的atmel8位riscavr单片机。另外器件中还包括扩展数据和程序sram及器件控制和管理逻辑。图1-1是atmel公司的fpslic内部结构图。
图1-1fpslic内部结构图
at94k内嵌avr内核，atmel公司的fpslic可编程soc内嵌高性能和低功耗的8位avr单片机，最多还带有36kb的sram，2个uart、1个双线串行接口，3个定时/计数器、1个88乘法器以及一个实时时钟。通过采用单周期指令，运算速度高达1mps/mhz，这样用户可以充分优化系统功耗和处理速度。avr内核基于增强型risc结构，拥有丰富的指令系统以及32个通用工作寄存器。而且所有通用寄存器都与算术逻辑单元alu相连;另外，在一个时钟周期内，执行单条指令时允许存取2个独立的寄存器，这种结构使得代码效率更高，并且在相同的时钟频率下，可以获得比传统的cisc微处理器高10倍的数据吞吐量。avr从片内sram执行程序，由于avr运行代码存储在sram中，因此它可以提供比较大的吞吐量，这样可以使其工作在突发模式上。在这种模式上，avr大多时间都是处于低功耗待机状态，并能在很短的时间里进行高性能的处理。微处理器在突发模式运行模式下的平均功耗要比长时间低频率运行时的功耗低得多。fpslic的待机电流小于100，典型的工作电流为2-3ma/mhz。在系统上电时，fpga配置sram和avr程序sram都能自动地通过atmel在系统可编程串行存贮器at17来装载。
2 fpslic硬件的设计实现：
2.1 硬件实现框图
图2-1系统硬件实现框图
图2-1是为了实现加密算法的硬件框图。计算机通过它的串口和fpslic的通信端口uart0相连，用来进行数据的传送和接收。fpslic通过avr的通信端口等待接收主机传来的信息，通过内部的下载程序将数据进行处理，最后再传回到主机上。图2-1中fpga是一个计数器，此计数器一上电就从0计数，并用进位输出信号产生一个avr中断，即进位输出信号rco连接到avr的中断信号inta0。当avr接收到由计数器的进位信号产生的中断时，则执行inta0的中断服务程序(isr)。在此期间，avr就给inta0产生的次数计数，并把它放到8位的avr-fpga数据总线上，这时就会触发avr的写使能信号(fpga的awe信号端)和fpga的i/oselect0信号(fpga的load信号端)，同时从avr——fpga数据总线上将数据载入计数器。数码管的各极连接在实验板上的可编程端口，通过引脚配置用来显示数据。led指示灯在avri/o输出的d口，直接将数据通过命令portd来显示。fpga的时钟通过gclk5选自avr单片机的时钟。我们以des数据加密为例，由仿真试验可以得出des加密的速率为57.024kbit/s,它大于串口的最大速率19.2kbit/s，因此可以实时进行数据的加密操作。
一个典型的fpslic设计通常应该包括以下几个步骤：
1.利用联合仿真软件建立一个fpslic工程。
2.预先建立一个avr软件仿真程序文件。
3.预先建立一个fpga的硬件仿真程序文件。
4.设置和运行avr-fpga接口设计。
5.运行布局前的联合仿真pre-layoutconverification(这一步是可选择的)。
6.运行figaro-ids进行fpga的布局布线。
7.运行布局后的联合仿真pos-layoutconverification(这一步是可选择的)。
8.器件编程数据下载与实验验证。
我们以des数据加密为例，(新建的工程名为lab1.apj,avr仿真程序文件为desjiami.asm，fpga的硬件仿真程序为count.vhdl)。
2.2 编译avr的仿真程序软件
(以上程序代码是整个仿真的程序框架，最主要的是对接口进行初始化和对发送和接收部分进行设置，以便进行串口的通信)
2.3 器件编程与试验验证
1.将下载电缆atdh2225的25针的一端从计算机的并行口接出，令一端10针扁平线插入atstk94实验板的j1插头上。下载电缆的标有红色的线和j1插头的第一脚连接。
2.因为要和计算机串口进行通信，因此要制作一个串口连接电缆，其九针连接电缆的连接关系如下图2-2。电缆一端连接在计算机的任意串口上，另一端连接在实验板上的uart0上。连接电缆只需要连接三根线，uart0的2端连接在fpslic的发送端，因此它和计算机的串口2端(接收数据端)相连。uart0的3端连接在fpslic的接收端，因此它和计算机的串口2端(发送数据端)相连。
3.选择4mhz时钟，即在实验板上将jp17设置在靠近板子内侧位置，而将jp18不连接，也就是将其连接跳线拔掉。
4.将直流9v电源接头插入atstk94实验板的电源插座p3上。
5.将实验板上的开关sw10调至prog位置。开关sw10有编程(prog)和运行(run)两种连接。在编程位置，用户可以通过下载电缆和下载程序软件cps,将systemdesigner生成的fpslic数据流文件给配置存储器编程。在运行位置，fpslic器件将载入数据流文件并运行该设计。
6.打开电源开关sw14,即将它调整到on位置。这时候实验板上电源发光二极管(红色)发光，表示实验板上已经上电。这样，硬件就连接完毕，等待下一步的数据下载。
7.单击ok按钮，即生成数据流文件，它将下载到atstk94实验板的配置存储器中，这时，atmel的at17配置可编程系统(cps)窗口被打开，如下图2-3，并自动给器件编程。
图2-3fpslic控制寄存器设置对话框
在procesure下拉列表框中选择/ppartition,programandverifyfromanatmelfile。在family下拉列表框中选择at40k/cypress,在device下拉列表框中选择at17lv010(a)(1m)。其余采用系统的默认值。然后点击startproduce按钮，如果电缆等硬件设置正确，那么程序将下载到实验板上。
8.将开关sw10调至run位置，打开串口调试程序accesspot129软件。对于accessport129的设置为：串口为com1(根据用户选择的计算机端口来设定),波特率：9600，校验位：none，数据位为8，停止位选择1，串口开关选择开;
3 试验结果：
图3-1中，下面方框中是要输入的64比特的明文，(程序中输入的明文为0123456789abcdef),当这64个比特的数据全部输入完毕后，点击发送按钮，在软件上方的数据接收端显示出经过des算法加密后的密文(85e813540f0ab405)。通过硬件实现的的结果和实际仿真结果是完全一致的。同时通过数码管也分别显示出最后的加密数据。至此整个硬件试验结束。
图3-1accesspot串口调试软件显示的结果图
从上面的串口调试软件可以看出，des算法的仿真是正确的也是可以在实际中应用的。同理，可以通过以上的方法来实现des解密和aes等其它的分组加解密。
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图1-1fpslic内部结构图
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2 fpslic硬件的设计实现：
2.1 硬件实现框图
图2-1系统硬件实现框图
图2-1是为了实现加密算法的硬件框图。计算机通过它的串口和fpslic的通信端口uart0相连，用来进行数据的传送和接收。fpslic通过avr的通信端口等待接收主机传来的信息，通过内部的下载程序将数据进行处理，最后再传回到主机上。图2-1中fpga是一个计数器，此计数器一上电就从0计数，并用进位输出信号产生一个avr中断，即进位输出信号rco连接到avr的中断信号inta0。当avr接收到由计数器的进位信号产生的中断时，则执行inta0的中断服务程序(isr)。在此期间，avr就给inta0产生的次数计数，并把它放到8位的avr-fpga数据总线上，这时就会触发avr的写使能信号(fpga的awe信号端)和fpga的i/oselect0信号(fpga的load信号端)，同时从avr——fpga数据总线上将数据载入计数器。数码管的各极连接在实验板上的可编程端口，通过引脚配置用来显示数据。led指示灯在avri/o输出的d口，直接将数据通过命令portd来显示。fpga的时钟通过gclk5选自avr单片机的时钟。我们以des数据加密为例，由仿真试验可以得出des加密的速率为57.024kbit/s,它大于串口的最大速率19.2kbit/s，因此可以实时进行数据的加密操作。
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