时序电路设计串入/并出移位寄存器
时序电路设计串入/并出移位寄存器
一 实验目的
1掌握vhdl语言的基本描述语句的使用方法。
2掌握使用vhdl语言进行时序电路设计的方法。
二 实验设备与仪器
1 计算机
2 max+plusⅱ工具软件
3 eda–v型实验箱
4 编程器件：flex10k10lc84-4
三 实验内容
根据实验给出的4位串入/并出移位寄存器的设计方法，设计一个8位串入/并出移位寄存器。
四 实验原理
在这里我们通过一个4位串入/并出移位寄存器设计过程来介绍如何设计串入/并出移位寄存器。
所谓的串入/并出移位寄存器，即输入的数据是一个接着一个依序地进入，输出时则一起送出。
例程代码如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all ;
use ieee.std_logic_unsigned.all ;
entity sipo is
port(
d_in :in std_logic;
clk :in std_logic;
d_out :out std_logic_vector(3 downto 0));
end sipo;
architecture a of sipo is
signal q: std_logic_vector(3 downto 0);
begin
p1: process(clk)
begin
if clk'event and clk = '1' then
q(0) <= d_in;
for i in 1 to 3 loop
q(i) <= q(i-1);
end loop;
end if;
end process p1;
d_out <=q ;
end a;
仿真结果如图10-1所示。
图10-1 4位串入/并出移位寄存器仿真波形图
上图中输入的数据为“1010”、“0111”两组4位数据。因输入的数据是每次一位依序进入，故输入、输出信号之间有4个clk时间的延迟。为了过滤中间没用的数据，只读取完整的存储数据，实用上可将取样脉冲的周期设定成clk脉冲的四倍，也就是说，每经过4个clk脉冲后再读取数据一次，便能每次读取都得到正确的数据。
五 实验步骤
1 请参考以上程序设计完成8位串入/并出移位寄存器的设计。
2 将编辑好的程序分别进行引脚的锁定、编译和仿真。
3输入时钟信号接时钟电路的相应输出（clk0~clk5），输入信号接拨码开关或按键，输出信号接发光二极管。
4将byteblaster电缆的一端与计算机的并行口相连，另一端10针阴头与实验板的插座相连。
5 选择菜单命令options/hardware setup，出现图3-67所示设置编程硬件对话框。在hardware type栏的下拉条中选择byte blaster；
6 单击configure按钮，即开始配置器件。若器件或电缆或电源有问题，则会产生错误警告信息。
六 记录实验结果并完成实验报告
记录实验结果，并画出8位串入/并出移位寄存器仿真波形图。并分析其运算结果的正确性。写出实验报告。
realmeX2Pro正式发布 售价2599元起
四川省电力公司规划投资53.95亿元提高农村用电质量
Mate X与Mate Xs全面开放升级EMUI 10.1，厚道华为让惊喜不间断！
探秘虚拟现实的“未知”和“已知”
ART-Pi Smart开发板开箱及爱之初次体验
时序电路设计串入/并出移位寄存器
E伴电子血压计好在哪里
长江存储推出UFS 3.1高速闪存芯片，加速5G时代存储升级
dfrobotI2C LCD1602液晶模块介绍
Buck电路的拓扑结构及工作原理
便携存储器的兼容操作系统
阻燃/无卤低烟阻燃/耐火电缆的区别
日志设计开发过程中的常见问题
门磁报警器中的磁性霍尔开关可使用AH462，替代HAL248
基于BARITT二极管的振荡机理详解
酶标仪型号厂家【莱恩德】
汽车电子带动国产32位MCU发展
中国移动OneNET云计算的发展与未来
视频监控系统常见故障及解决办法
PLC加密技术和解密方法
一 实验目的
1掌握vhdl语言的基本描述语句的使用方法。
2掌握使用vhdl语言进行时序电路设计的方法。
二 实验设备与仪器
1 计算机
2 max+plusⅱ工具软件
3 eda–v型实验箱
4 编程器件：flex10k10lc84-4
三 实验内容
根据实验给出的4位串入/并出移位寄存器的设计方法，设计一个8位串入/并出移位寄存器。
四 实验原理
在这里我们通过一个4位串入/并出移位寄存器设计过程来介绍如何设计串入/并出移位寄存器。
所谓的串入/并出移位寄存器，即输入的数据是一个接着一个依序地进入，输出时则一起送出。
例程代码如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all ;
use ieee.std_logic_unsigned.all ;
entity sipo is
port(
d_in :in std_logic;
clk :in std_logic;
d_out :out std_logic_vector(3 downto 0));
end sipo;
architecture a of sipo is
signal q: std_logic_vector(3 downto 0);
begin
p1: process(clk)
begin
if clk'event and clk = '1' then
q(0) <= d_in;
for i in 1 to 3 loop
q(i) <= q(i-1);
end loop;
end if;
end process p1;
d_out <=q ;
end a;
仿真结果如图10-1所示。
图10-1 4位串入/并出移位寄存器仿真波形图
上图中输入的数据为“1010”、“0111”两组4位数据。因输入的数据是每次一位依序进入，故输入、输出信号之间有4个clk时间的延迟。为了过滤中间没用的数据，只读取完整的存储数据，实用上可将取样脉冲的周期设定成clk脉冲的四倍，也就是说，每经过4个clk脉冲后再读取数据一次，便能每次读取都得到正确的数据。
五 实验步骤
1 请参考以上程序设计完成8位串入/并出移位寄存器的设计。
2 将编辑好的程序分别进行引脚的锁定、编译和仿真。
3输入时钟信号接时钟电路的相应输出（clk0~clk5），输入信号接拨码开关或按键，输出信号接发光二极管。
4将byteblaster电缆的一端与计算机的并行口相连，另一端10针阴头与实验板的插座相连。
5 选择菜单命令options/hardware setup，出现图3-67所示设置编程硬件对话框。在hardware type栏的下拉条中选择byte blaster；
6 单击configure按钮，即开始配置器件。若器件或电缆或电源有问题，则会产生错误警告信息。
六 记录实验结果并完成实验报告
记录实验结果，并画出8位串入/并出移位寄存器仿真波形图。并分析其运算结果的正确性。写出实验报告。
realmeX2Pro正式发布 售价2599元起
四川省电力公司规划投资53.95亿元提高农村用电质量
Mate X与Mate Xs全面开放升级EMUI 10.1，厚道华为让惊喜不间断！
探秘虚拟现实的“未知”和“已知”
ART-Pi Smart开发板开箱及爱之初次体验
时序电路设计串入/并出移位寄存器
E伴电子血压计好在哪里
长江存储推出UFS 3.1高速闪存芯片，加速5G时代存储升级
dfrobotI2C LCD1602液晶模块介绍
Buck电路的拓扑结构及工作原理
便携存储器的兼容操作系统
阻燃/无卤低烟阻燃/耐火电缆的区别
日志设计开发过程中的常见问题
门磁报警器中的磁性霍尔开关可使用AH462，替代HAL248
基于BARITT二极管的振荡机理详解
酶标仪型号厂家【莱恩德】
汽车电子带动国产32位MCU发展
中国移动OneNET云计算的发展与未来
视频监控系统常见故障及解决办法
PLC加密技术和解密方法