上拉电阻也可以提升高电平的电压阈值
除了前一节讨论的拉电阻基本使用方法外，上拉电阻也可以提升高电平的电压阈值，以便于前后级信号相匹配，比如，ttl逻辑电平驱动cmos逻辑电平时，我们通常会添加一个上拉电阻r1，如下图所示：
but why？ 我们先来看看ttl电平标准图与cmos电平标准图，如下图所示：
可以看到，ttl逻辑输出的低电平最大值volmax（0.4v）小于cmos逻辑输入低电平最大值vilmax（0.3×vcc=1.5v），因此，ttl低电平驱动cmos逻辑是完全没有问题的，但是ttl逻辑输出的高电平最小值vohmin（2.4v）却低于cmos逻辑输入高电平的最小值vihmin（0.7×vcc=3.5v），换言之，cmos逻辑可能不能够识别ttl逻辑高电平（注意“可能”这两个字）。
那为什么添加上拉电阻后就能够使ttl逻辑可靠驱动cmos逻辑呢？我们看看ttl逻辑电路的输出结构，如下图的所示：（下图来自ti公司六反相器7404数据手册）
事实上，所有ttl逻辑输出结构都是一致的，如下图所示2输入与门：（下图来自ti公司四个两输入与门7408数据手册）。
如下图所示2输入或门：（下图来自ti公司四个两输入或门7432数据手册）。
其它ttl逻辑输出结构也是类似的，此处不再赘述。ttl逻辑输出为高电平时内部状态如下图所示：
按照ttl电平标准，输出高电平voh至少2.4v（vohmin=2.4v），换言之，这个输出电压也可能高于或低于cmos高电平输入识别阈值最小值3.5v（不可靠），而添加上拉电阻后的ttl逻辑电路状态如下图所示：
由于上拉电阻r4的存在，使得三极管q3与二极管d2都处于截止状态，因此输出电平被上拉至5v高电平，妥妥地超过了cmos逻辑高电平判断阈值的最小值（ 3.5v），这样cmos逻辑电路就能够可靠地进行高电平判断。
但是，反过来cmos逻辑电平能够可靠地驱动ttl逻辑电平，读者可自行对照两者的逻辑电平标准图就真相大白了。
上拉电阻也可以提升单片机引脚的高电平驱动能力。前面我们已经介绍过，任何单片机的io引脚的驱动电流都是有限的（比如，stm32单片机引脚的驱动能力为25ma），如下图所示：
3.3v单片机io引脚最大可以驱动约132欧姆的电阻（负载），如果驱动的电阻小于132欧姆，输出高电平“h”就因电流驱动能力不足而使得输出电压下降，这时我们可以添加一个上拉电阻，如下图所示：
100欧姆负载需要约33ma的驱动电流，但单片机io引脚只有25ma可以提供，额外的8ma将由3.3v直流电源通过上拉电阻r1提供。
在高速数字设计电路中，信号的传输路径可用传输线来表征，一般差分传输线阻抗约100欧姆左右，单端传输线的阻抗约为50欧姆左右，如果接收端的输入阻抗与传输线阻抗不匹配（匹配就是相等的意思），则会引起信号反射，如下图所示：
事实上，大多数接收端的输入阻抗远大于传输线阻抗，将传输线出来的信号直接与接收端对接必定将产生反射，从而引起信号完整性（signal integrity, si）问题，因此，我们通常都会使用各种端接手段进行阻抗的匹配，添加下拉电阻就是其中一个手段，如下图所示：
也可以使用上下拉电阻配合的方式进行阻抗的匹配（远端戴维南端接），如下图所示：
如果读者有过ddrii sdram的应用经验，会发现其中有一个vtt电压，如下图所示：
vtt就是端接电压（termination voltage），它通常是vddq的一半。差分传输线的端接原理也是相似的，至于更多细节方面可参考系列文章《高速数字逻辑电平标准之sstl》及《高速pcb设计之端接》，此处不再赘述。
我们在说某个电阻是上拉电阻或下拉电阻的时候，它其实还同时有限制电流的能力，只不过在使用拉电阻过程中，上拉或下拉的功能占主导地位，也因此而得名，你可以把端接电阻称为上拉电阻或下拉电阻，但你总不会称其为限流电阻吧？
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事实上，所有ttl逻辑输出结构都是一致的，如下图所示2输入与门：（下图来自ti公司四个两输入与门7408数据手册）。
如下图所示2输入或门：（下图来自ti公司四个两输入或门7432数据手册）。
其它ttl逻辑输出结构也是类似的，此处不再赘述。ttl逻辑输出为高电平时内部状态如下图所示：
按照ttl电平标准，输出高电平voh至少2.4v（vohmin=2.4v），换言之，这个输出电压也可能高于或低于cmos高电平输入识别阈值最小值3.5v（不可靠），而添加上拉电阻后的ttl逻辑电路状态如下图所示：
由于上拉电阻r4的存在，使得三极管q3与二极管d2都处于截止状态，因此输出电平被上拉至5v高电平，妥妥地超过了cmos逻辑高电平判断阈值的最小值（ 3.5v），这样cmos逻辑电路就能够可靠地进行高电平判断。
但是，反过来cmos逻辑电平能够可靠地驱动ttl逻辑电平，读者可自行对照两者的逻辑电平标准图就真相大白了。
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3.3v单片机io引脚最大可以驱动约132欧姆的电阻（负载），如果驱动的电阻小于132欧姆，输出高电平“h”就因电流驱动能力不足而使得输出电压下降，这时我们可以添加一个上拉电阻，如下图所示：
100欧姆负载需要约33ma的驱动电流，但单片机io引脚只有25ma可以提供，额外的8ma将由3.3v直流电源通过上拉电阻r1提供。
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事实上，大多数接收端的输入阻抗远大于传输线阻抗，将传输线出来的信号直接与接收端对接必定将产生反射，从而引起信号完整性（signal integrity, si）问题，因此，我们通常都会使用各种端接手段进行阻抗的匹配，添加下拉电阻就是其中一个手段，如下图所示：
也可以使用上下拉电阻配合的方式进行阻抗的匹配（远端戴维南端接），如下图所示：
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